背钻就是把通孔多余的Stub镀层钻掉。记一遍Allegro 17.2从Drill Pair确认、Constra…
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画高速板最怕的不是走不通，而是走通了跑不起来。时序、阻抗、串扰、电源、过孔层叠、仿真这六类问题，每个都能让你推…
Altium高速板PinDelay：500MHz以上设计要算引脚延迟，先在原理图管脚定义，再到PCB封装补，建…
测过Cadence 17.4这个版本，在里面踩了无数有关设计规则设置方面的坑，尤其是那个能让人崩溃的DRC报错…
我实际测过, Allegro 17.4版本，曾遭遇元件飞线胡乱飘动、铺铜无论如何都不成功、规则设置不断报错这三…
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实测Altium Designer 22版本情况的我，曾踩过因电源层分割不当导致板子烧毁的坑，踩过差分对等长绕…