实测Altium Designer 22版本情况的我，曾踩过因电源层分割不当导致板子烧毁的坑，踩过差分对等长绕线时记错公式的坑，还踩过BGA扇出过孔间距算错的坑，后续团队重新理清了流程才能顺利量产。
电源层分割到底怎么画才不短路
众多新手一开始便理所当然地将电源层铺成大片铜皮，在开槽隔离时未留意回流路径，导致大电流区域与小信号区域混杂一处，板子一接通电源就把芯片烧毁。我的做法是先判定各路电源的电流等级。
步骤1：按电流分级划分电源域
开启PCB文件，步入Layer Stack Manager，将电源层指定成Internal Plane类型。接着于菜单栏内选用Place→Polygon Pour，逐一绘制+3.3V、+5V、+12V区域。重点在于把电流超过1A的电源域宽度预留至80mil以上，小信号域保留20mil便足够。每个域使用Polygon Pour Cutout拉开至少30mil间距。
有新手需要避开的坑，常见的报错情况便是铺铜之后出现规则报错，报错内容为“Clearance Constraint Violation”，其原因在于电源域之间的间距没有满足设计规则内的最小电气间隙要求。解决的办法是，前往Design，再到Rules，接着是Electrical，然后是Clearance，将不同网络之间的间距设置成10mil，把同一网络设置成6mil，之后再进行重新铺铜。
步骤2：在电源层做星形回流
电源层那一大块铜皮上，运用Place→Slice Polygon这个工具割出单独的回流路径，要保证每一个高功耗的器件，像是FPGA、DDR这种的，都有独立的回流通路，不和其他模块共同使用。切割完成之后，在铜皮上放置几个地过孔来进行缝合，它们的间距是100mil。
要避免踩坑，有时在完结铜皮切割操作之后，电源域却反倒变成了孤岛状态，进而导致网络连通性出现报错情况。其原因在于进行Slice操作后，铜皮和焊盘之间出现了断开情况。而解决该问题的办法是切换至Top Layer层面，在断点的位置添加一小段Track来实现连接，或者直接运用Via将断开之处衔接起来。
差分对等长绕线总对不上时序
针对高速信号，像USB 2.0、HDMI这类，有等长误差需控制在5mil以内的要求，然而众多新手在绕线的时候，仅仅是目不转睛地盯着长度匹配，却并未思考绕线方式将会额外带入寄生电容，结果反倒导致信号质量变得更差。
步骤3：手动绕线加蛇形补偿
先是要去选择差分对的两根线，接着运用Interactive Length Tuning工具，将Target Length设置成目标值，随后顺着走线路径手动去拉出蛇形绕线。特别要留意绕线间距起码是线宽的3倍，从而避免出现耦合串扰。在绕线期间要尽可能把补偿放置在走线末端，而非放置在过孔附近。
有一种新手需要避开的坑，在进行跑仿真操作时，会察觉到眼图开口呈现出变小的情况，并且出现报错信息是“Eye Height Low”。其中的原因常常是绕线过于密集，间距未曾达到充足的程度，进而导致差分阻抗有所变化。而能够解决该问题的办法便是，将蛇形线段的Wave Amplitude调整成为10mil这一数值，把Spacing设定为20mil这种情况，之后再进行跑仿真来加以验证。
具有关键意义的参数的最优推荐数值是，对于差分对阻抗而言，通常情况下，如果是USB则设置为90Ω，要是HDMI则设为100Ω，同时走线的宽度需依据叠层展开计算，而我所采用的是线宽为8mil、间距为8mil的层叠方案，在这种方案下，信号完整性的表现最为稳定。
对于两种方案对比来看：鉴于空间要是紧张，那么能够采用“单端补偿”方案，仅仅是针对一根线实施等长绕线操作，另一根线则直行 通过；要是空间比较充裕，则推荐大家采用“双线对称补偿”方案，两根线各自缠绕一半的差值，这样信号的质量会更高一 些。对于高速信号如果大于1Gbps，那就必须要采用后面这一种方案，而对于低速信号来说的话，是能够接受前面那一种方案的。
高频完整报错：曾有一回布完板子去跑DRC，报“Un-Routed Net Constraint”，查了好一阵子才发现竟是差分对的一根线在BGA焊盘底下断了。完整解决流程：先是打开PCB面板，依照Net高亮显示该网络，接着逐个放大去检查BGA区域，发觉是过孔间距过小导致走线被自动避让切断了。手动把该段走线重新拉设，将过孔位置挪到BGA中心区域，重新绕铜后DRC通过。
在多板互联的超复杂系统里，这个方法并不适用，原因在于你没办法依托一张板子来兼顾所有跨板信号的回流情况。取而代之的方案呈现为采用分层设计这么一种方式，将电源以及信号区分开来并安置于不同的主板上，每一块主板单独开展等长以及阻抗控制的相关操作，最终借助连接器把它们拼接起来，借由这种做法调试会显得更为灵活，而且彼此之间也不会产生相互干扰的情况。
