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时间：2026090   记录：尹慧阳

画板最烦的不是难，是重复。改一百个位号、批量调丝印、统一文本格式，手工点一下午，Skill 写几十行几秒跑完。这行老工程师的效率差，一半差在脚本上。

设计文件交给板厂不是丢个 Gerber 就完事。DFM 检查做在前面，板厂返工的次数能少一半，交付资料齐不齐直接决定打样周期。

Gerber 出得漂亮，钻孔文件错了照样白板。钻孔信息藏在 NC Drill 里，孔位、孔径、槽孔、埋盲孔，一项对不上板厂就打样错。

电源出问题往往不是电源本身，是去耦没做好。芯片高速翻转时瞬间抽电流，去耦电容就是给这个电流提供就近的蓄水池，放远了等于白放。

约束管理器里定好等长规则只是第一步，真正动手绕线才是考验。Phase Tune 就是 Allegro 给你绕等长的专用工具，用好了不用手工一点点抠线。

高速布线不是把线拉通就行，关键是让信号在时序和噪声上都能交差。DDR 和 PCIe 是两块板子上最常见的硬骨头，逻辑都是同一套：控制好长度、阻抗、回流。

布局是块板子的骨架，摆件摆明白了，布线省一半力气；摆得随意，后面全是补丁工程。实战里布局不是把器件塞进去，是按信号流和物理约束排优先级。

叠层不是随便定个层数就完事，Cross-Section 里每一行介质参数，最终都反映在阻抗和成本上。新手常把叠层理解成图层堆叠，其实核心是电场回路和参考平面。

原理图画完只是开始，网表导进 PCB Editor 这一步，能把团队里一半的新人卡住。报错千奇百怪，其实九成是库没配齐、路径没指对。

很多人把 Allegro 的库管理理解成画封装，其实前端原理图符号库才是最先翻车的地方。符号画得随意，属性没定义全，网表导入 PCB 的时候一堆 Unplaced、一堆 missing property，返工全是这里欠的债。

同步完成后回到 PCB，确认新元件已按封装正确摆放、飞线（鼠线）显示无误，再进行布局布线。