Allegro使用

叠层一变，原来按某阻抗算的差分线宽线距就不对了。手动改每根差分线太慢，脚本按层+阻抗类型一键改。

射频焊盘大，正下方相邻层铜会形成分布电容，把微带线/带状线的阻抗连续性破坏掉。在焊盘正下方相邻层挖一块等大的 …

电源通道先靠加粗走线估载流，估完又不想留粗线。把整段 LINE 直接转成等宽 SHAPE 铜皮，省事。

FPGA IO 多，飞线交叉是常态。与其绕线不如把管脚对调，线一下就顺了。换 PIN 有个硬前提：PCB 里换…

DDR 数据线 D0-D7 这种一组组等长，手动拉 match group 又慢又易错。17.4 以后推荐先建…

设计中途要把某批过孔尺寸换掉，手动点几百个孔不现实。FanySkill 替换过孔能干，但前提是库路径先指好。

高速信号换层过孔时，如果正下方参考平面被分割缝切断，回流路径被掐断，阻抗和 EMI 全崩。肉眼查分割缝太累，用…

高速板布完线，残留的 Dangling line、Dangling via、孤岛铜皮是 EMI 和信号完整性的…

Allegro 3D功能流程：User Preference里配置step_facet_path模型库和ste…

Allegro Group功能用法：先切Placement Edit模式，Find选Symbols框选元件，右…

理清Allegro板层命名：ART(Artwork)是制造图形层、PGP(Plane)是电源地电气平面层；AD…

Allegro铺铜与内电层分割实战：外层动态/静态铜操作、Merge Shapes的同网络同类型前提，内电层用…

Allegro Shape菜单13项拆解：Polygon/Rectangular/Circular铺铜、Edi…

Allegro拼板完整流程：拼板前对齐层与Subclass，Tools>Create Module建.mdd，…

整理Allegro DRC检查入口与错误代码对照表：对象码L/P/V/K、前置码W/D/M、后置码S/N/W，…

用Allegro 17.2的Coupling Workflow定量分析QSPI/eMMC走线串扰：设定2%耦合…

用Cadence Sigrity Aurora/TopXplorer搭建差分过孔模型，对比无回流地孔、2地孔、…

在八层板上把Top层和ART03层的100Ω差分线宽线距，分别用Allegro Cross-section和S…

Allegro布线交付前的收尾验收清单：Display Status状态报告归零、泪滴添加、丝字号三档规范、C…

Allegro Shape菜单铜皮操作全梳理：动态铜皮四页全局参数、Polygon/Rectangular/C…

以翼形引脚SMD器件为例，把焊盘补偿公式X=T1+T+T2、Y=W1+W+W1、S=A+T1+T1-X完整算一…