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BGA 扇孔别手点，也别把孔打在焊盘上。Allegro 自动扇出，参数设对就行。

导网表报 SPMHNI-191/195，说某器件缺 pin。翻 pstchip.dat 发现里面有 NC_PI…

封装库改了（比如 R0603 加丝印图标），板上几十个 R0603 要同步。

丝印字体要么全局设，要么单个改。两处路径别混。

画个贴片电感封装，从建封装到做焊盘走一遍。

原理图和 PCB 不是同一人做，有时要在 PCB 上直接加/删/改名网络。这是高级操作，先把开关打开。

板子做完要 ICT 测试，得给网络加测试点。Allegro 的 Testprep 能自动加，加不全再手动补。

出 Gerber 这事顺序错一步，厂家回来的板就不对。走一遍标准流程。

Flash 就是热风焊盘（花焊盘），连引脚和负片层用的，既保电气连接又减焊接散热。椭圆焊盘对应的 Flash …

原生 File→Export→Libraries 会把整库导出来，再自己翻找，封装一多就乱。只要某一个封装时，…

Device 文件管原理图符号和 PCB 封装的对应关系，第三方网表导入后要靠它才能和原理图交互。原生只能一个…

原版格点要进 Design Parameter Editor 一层一层设，布局 25mil、布线 5mil 来…

不同层铜皮网络不同，在这个区域拷过孔，拷出来的孔网络常常不对。手动改太慢，用改变过孔网络功能点一下参考元素就对…

差分过孔周围其他信号线布太近，串扰和回流都乱。给差分过孔之间加一圈 Route Keepout，既挡串扰又保对…

和差分类似，单端高速线叠层变了也要整体换线宽。这个功能按「原始线宽」筛出同宽线，再统一改成新宽。

叠层一变，原来按某阻抗算的差分线宽线距就不对了。手动改每根差分线太慢，脚本按层+阻抗类型一键改。

射频焊盘大，正下方相邻层铜会形成分布电容，把微带线/带状线的阻抗连续性破坏掉。在焊盘正下方相邻层挖一块等大的 …

电源通道先靠加粗走线估载流，估完又不想留粗线。把整段 LINE 直接转成等宽 SHAPE 铜皮，省事。

FPGA IO 多，飞线交叉是常态。与其绕线不如把管脚对调，线一下就顺了。换 PIN 有个硬前提：PCB 里换…

DDR 数据线 D0-D7 这种一组组等长，手动拉 match group 又慢又易错。17.4 以后推荐先建…

设计中途要把某批过孔尺寸换掉，手动点几百个孔不现实。FanySkill 替换过孔能干，但前提是库路径先指好。