最近把 Allegro 从建板到出 Gerber 完整走了一遍，踩了不少坑，索性按顺序记下来，给新手当 checklist 用。单位先对齐：1mil = 0.0254mm，1mm = 39.37mil，Allegro 默认用 mil，我习惯全程 mil。
1. 新建工程与画布
File > New，Drawing Type 选 Board（做封装选 Package symbol）。Setup > Design Parameters 里单位 Mils、精度 2 位，Width/Height 定画布大小，Left X / Lower Y 定原点，记得点 Apply。Display 页勾 Grid on，Setup Grids 把 Non-Etch 和 All Etch 的 Spacing 都设 1mil。
2. 库路径与板框
Setup > User Preference > Paths > Library，把 padpath、psmpath、devpath 指到封装所在目录，不然后面放件全是找不到库。板框用 Add > Line，Class/Subclass = Board Geometry/Outline。倒角走 Manufacture > Dimension/Draft > Fillet，100mm 的板倒角给 100~200mil，点两条边即可。
3. Keepin 区域
Setup > Areas > Route Keepin（Class/Subclass = Route Keepin:All），离板框 0.2~0.5mm（8~20mil）。更省事的做法是 Edit > Z-Copy，选 Route Keepin:All，Size 选 Contract 向内缩 Offset 20mil，点板框直接复制一圈。Package Keepin 同理，大小和 Route Keepin 保持一致。
4. 装孔、层叠、网表
机械孔 Place > Manual，Advanced Settings 勾 Library，Placement List 里 Mechanical symbols 选孔敲坐标放。层叠 Setup > Cross-section，双板按默认，多层板自己加层。网表 File > Import > Logic，Design entry 选 CIS，导入完一定 File > Viewlog 看日志，确保 0 errors / 0 warnings，有报错不解决后面全是坑。
5. 放件与约束
Place > QuickPlace 选 Place all components，看 Unplaced symbol count 归 0。约束在 Setup > Constraints > Constraints Manager：Physical 里线宽给 ≥6mil，电源地网络拉到 30mil 以上；Spacing 线距、过孔距也按厂规给 6mil 起步。接插件（DB9、JTAG、电源座）靠边放。
6. 丝印、覆铜、检查
丝印 Manufacture > Silkscreen，Layer/Elements 都选 Both，Package geometry 和 Reference designator 选 Silk。覆铜 Shape > Polygon，Etch:Top，Options 勾 Create Dynamic Shape，Assign net 给 GND；底层同理，完了 Shape > Delete Islands 删死铜。出板前 Tools > Quick Reports 至少看 Unconnected Pins、Shape Dynamic State、Shape Islands、DRC 四项，再跑 Tools > Database Check。
7. 钻孔与 Gerber
钻孔 Manufacture > NC > NC Parameters 出 nc_param.txt，NC Drill 出 .drl（有盲埋孔选 By Layer），不规则孔走 NC Route 出 .rou，钻孔表 NC > Drill Legend 出 .dlt。光绘 Manufacture > Artwork：Device type 选 Gerber RS274X，单位 Inches，Format 整数 3 位小数 5 位；Film Control 把 Top/Bottom、Pastemask、Soldermask、Silkscreen、Outline、Drill 一层层配好，每一层 Undefined line width 给 6mil、Shape bounding box 给 100、Plot mode 选 Positive，并勾上 Check database before artwork。Create Artwork 后 Viewlog 确认无 error。
打包给板厂共 14 个文件：10 个 .art + 1 个 .drl + 1 个 .rou + 2 个 .txt（art_param、nc_param）。
踩坑记录
- 坑1：网表导完不看 Viewlog，等布线时才发现封装没匹配上，返工到怀疑人生——导完必看日志。
- 坑2：Route Keepin 手动描一圈容易歪，直接 Z-Copy 向内缩 20mil，又快又齐。
- 坑3：Artwork 的 Film Control 配错层叠，板厂打回来重做，出图前逐 Film 核对一次，且务必勾 Check database before artwork。
