很多新人被 Cadence 绕晕：Capture CIS、Design Entry HDL、Concept HDL、Allegro、OrCAD 一堆名字。先把族谱理清楚，后面学工具才不懵。
Cadence 到底有哪些模块
Cadence 不像 Altium 只做 EDA，它既有 IC/IP 也有 EDA。我们画原理图和 PCB 这一段属于 EDA。原理图侧常用 OrCAD Capture CIS / Design Entry CIS；PCB 侧主力是 PCB Editor，自动布线用 PCB Router，仿真用 PCB SI 和 SigXplorer，库用 Model Integrity 管 IBIS/SPICE。日常就是：Capture 画原理图 → PCB Editor 约束布局布线 → Router 自动布 → SI 仿真。
OrCAD 与 Concept HDL 的取舍
OrCAD 是 Cadence 收购来的，Allegro 才是嫡系。收购前原理图叫 Concept HDL（后改名 Design Entry CIS）。Concept HDL 可定制、严谨、和 Allegro 原配交互少，但难学、资料少、通用性差；Capture CIS 兼容性好、能转 PADS/AD/Mentor，上手快，全球用得最多。绝大多数人用 Capture CIS + Allegro 就够了。
跨页连接：Off-Page Connector 和 Net Alias
同一页内连线或 Net Alias 都能连；跨页必须用 Off-Page Connector 或 Port，Net Alias 跨不了页。平坦式原理图里，同页用 Net Alias，跨页用分页连接符——这其实是强制规范，看到一个 net 没接分页符，就知道它只在本页，结构一目了然。
踩坑一：总线命名要写成 DQ[0:64] 这种形式，名字和中括号之间不能有空格，也不能拿数字结尾（如 DQ0）。总线与分支线之间必须先放 Bus Entry，再在 Wire 上放同名 Net Alias——直接把线怼到总线上虽然有连接点，但电气上根本没连上。
几个高频报错
“Net has no driving source”是管脚电气属性问题，不仿真就去 Electrical Rules 把 Check no driving source 勾掉，或把库管脚改成 passive。”Part xxx is out of date with respect to the design cache”是改了库没更新，在工程里右键 Design Cache 对应器件 Update Cache 即可。
踩坑二：改完原理图封装保存了，画 PCB 却还是旧的——就是缓存没 Update Cache。养成改库即右键 Update Cache 的习惯。
ROOM 属性可以把一组元件圈起来，PCB 布局时按 Room 整块摆，效率高很多，新手常常不知道有这功能。
