实测过DDR3 1600MHz的PCB走线，我遭遇过因信号反射导致系统随机死机的情况。
反射到底怎么来的
高速电路原理当中，反射是最令人头疼的根源所在。信号于PCB走线上行进，碰到阻抗突变点，一部分能量便会反弹回来。我曾测量过一根6英寸的微带线，在未进行匹配时，反射电压幅度能够达到驱动电压的40%。这一情况会导致信号边缘变圆，出现台阶，严重的时候逻辑电平会直接发生翻转。
刚接触的新手要避开陷阱：别觉得走线距离短就不会出现反射现象。哪怕仅仅只有1英寸这么短的距离，当上升时间小于1ns的信号传输时依旧会产生反射。经过实际测试发现, 0.5ns上升沿的信号在2英寸的开路走线上会产生完整的回波。
端接方案怎么选
1. 确定是单端50Ω还是差分100Ω，以此来计算目标阻抗。利用Polar SI9000计算微带线线宽，板材为FR4且铜厚1oz, 50Ω对应的线宽为6mil。打开叠层管理器，设置介电常数为4.2，铜厚1.4mil，计算至线宽6.2mil时得出50.3Ω。
新手需注意避开陷阱：千万别轻信理论所计算得出的值。实际上，板材的介电常数是存在公差的，我曾碰到过标称值为4.2 的情况，而实际却是4.6，按照要求线宽应该是7.2mil才行。当拿到板材之后，要先向厂商索要实际测量得到的DK值。
2. 对于串阻端接，要靠近驱动端串入33Ω的电阻，对于DDR3的地址线全部按着这样去操作，要在CPU附近放置一排0402的电阻，关键参数推荐为22Ω，针对1.5V的SSTL_15接口恰好能把过冲压到5%以内，理由是匹配驱动端典型的20Ω的内阻，反射能量会被电阻消耗掉。
要避免踩坑的一种情况是，要注意电阻放置可千万别放错位置，而且放置时必须得紧贴着驱动管脚焊盘，此间中间绝不能存在过孔。我曾见过这样的情况，有的放置时距离是3mm外，结果信号在到达电阻之前就先出现了反射现象，随后照样产生震荡。而解决这个问题的办法是，电阻焊盘距离输出脚不得超过100mil。
3. 时钟信号的AC端接方式为，使用100Ω电阻与10nF电容串联后连接到GND，这属于高频方案，其中电容起到隔直流作用，不会拉低静态电平，电阻则用于吸收反射，经DDR3差分时钟线实测, AC端接之后抖动由15ps降至3ps。
新手需注意避开这样的情况，即电容选的数值存在错误, 10nF这个数值是基于经验得出的，然而对于10MHz以下的时钟而言，它并不足以满足需求，要计算一下截止频率，其公式为1/(2πRC)，务必确保让该截止频率低于信号最低频率的1/10，我曾经尝试过使用1nF的电容，可高频成分的反射并没有被压制住。
两种方案怎么取舍
串阻端接存在自身的优点与缺点, AC端接同样具备着自身独特的优势与缺陷。串阻方案其具备着简单的特性、成本比较低廉、不会占据额外空间，这种方案适宜应用于地址线、控制线这类呈现单向特性的信号。AC端接虽然比串阻端接多了两个元件，然而其功耗却更低，适用于时钟线、数据线这类具备双向性质的信号。DDR3走线上数据线采用AC端接方式，地址线采用串阻方式，到了DDR4时代则全部更换为ODT片上端接方式。其中存在的取舍逻辑为：对于单向信号选择串阻端接，对于双向信号选择AC端接，对于高速率信号选择片上端接。
报错实战
偶发系统蓝屏的高频完整报错情况是，用示波器测量DDR_DQ0管脚时发现，其所呈现的波形带有回勾。其产生的原因是，进行走线过孔换层操作后，阻抗由原本的50Ω跳跃到了70Ω。相应的解决流程如下：第一步要确定故障发生的具体位置点，通过TDR测量可知阻抗突变处在换层过孔之处；第二步要在过孔的两侧分别添加一个接地过孔，且两者之间的间距为30mil；第三步需再进行打样，实际测量后发现反射能量降低了82%；第四部运行memtest 1000%均未出现错误。
新手需小心避开陷阱：千万别仅仅只是添加过孔却不更改叠层。而当进行换层操作时，参考平面出现不连续情况才是问题的根源所在。上层跟下层之处都存在完整的GND平面，只要将过孔添加妥当那就可以完成。要是参考平面遭受到分割，那就先添加缝合电容以此来重建回路。
在针对SDRAM以及DDR2时，此方法有不错的效力，然而面对着超过10Gbps这样的SerDes信号时它是并不适用的。像高频差动电对情况而言，它需求布局更为精准的AC耦合电容还有达成阻抗控制。但是串阻终端连接在此种情况下反而会带来额外的反射。此时替代的方式方案是采用片上终端电阻或者T型网络形式，借助IBIS模型去开展全链路仿真这一工作。
