亲身经历实测Altium Designer 23版本, 遭遇过因差分线阻抗不匹配致使信号反射的状况, 新手依据步骤逐一操作, 便可轻易躲开这类常见问题。
第一步 设置差分对规则
将PCB面板打开, 于Design菜单之下找出Rules。进入到PCB Rules and Constraints Editor, 把High Speed展开, 对Differential Pairs Routing进行点击。于Constraints窗口之中, 把Max Uncoupled Length设置成5mm, 此参数对两根差分线在走线期间允许分开的最大距离加以控制, 一旦超过这个距离信号便会产生严重共模辐射。
很多新手会将这个参数忽略掉, 其默认值是0, 意味着不限, 最终两线到处呈现分叉态势。报错时的现象为EMI测试超出标准, 核心的原因在于差分信号变成了两根单端线。解决的办法是: 直接于规则当中给予一个固定的值, 对于高速信号而言, 建议设定为5mm。
第二步 设置线宽与间距参数
在同一个Rules界面之中, 寻得Routing之下的Width, 去新建一项针对差分线的规则。点击Advanced来进行查询操作, 选取Query Builder, 将对象设定为InNetClass(‘Differential Pairs’)。返回到Width设置那里, 把Preferred Width填写为0.2mm, Min以及Max分别填写为0.15mm和0.25mm。接着, 于Routing之下的Differential Pairs Routing之中, 将Trace Gap设定成0.25mm, 此乃两根差分线的中心间距, 其会对差分阻抗产生直接影响。
要是你发觉设置了规则, 然而在进行走线操作的时候线宽却不正确, 那很有可能是规则的优先级没有调整。通常出现的报错情况是, 在实际走线期间自动转变为默认的0.254mm线宽, 究其原因在于最新建立的规则被放置在最后面。其解决方式为: 于Rules面板之中将新建的差分线Width规则拖动到最顶端的位置, 并且把优先级设定为1。
第三步 手动走差分线并锁定等长
于PCB界面按下快捷键P, 选择Differential Pair Routing, 点击网络对里的P引脚以及N引脚。径直沿着板边拉设线路, 使两根线的间距保持均匀。完成之后, 开启Tools菜单下的Interactive Length Tuning, 勾选Differential Pair模式, 将目标长度设定为50mm, 公差为±0.5mm。运用鼠标拖动蛇形线进行调整, 直至状态栏呈现绿色对号。
【新手要避开的坑】, 进行等长调整之际, 最怕的就是走线的空间不足, 出现报错的情况乃是蛇形线叠到了其他的网络 , 其核心的原因在于你没有留出缓冲的区域 , 解决的办法是 , 在开展布线之前就要规划好走线的区域 , 差分线的两侧要留出至少0.5mm的空白 , 不要跟其他的信号线挤在一块儿。
关键参数与方案对比
USB、HDMI、LVDS 这类高速接口的最优推荐值, 是 100Ω 差分阻抗, 原因在于, 当下主流芯片和接插件皆以此作为标准, 以这个值制作出来的板子兼容性是最好的, 且信号眼图能够张得开。
对两种走线方案展开对比, 方案A属于外层走线, 其线宽为0.2mm、间距是0.25mm, 它具备好走线以及调整轻松便利的优点, 然而却存在容易遭受外部干扰的缺点；方案B是内层走线, 线宽处于0.15mm、间距为0.2mm, 它拥有屏蔽优良、串扰较低的优点, 不过有着过孔较多、高频损耗较大的缺点。究竟是走表层还是内层呢? 信号速率低于5Gbps的选择方案A，高于5Gbps的优先选择方案B。
出现了一个: 于DDR4设计里, 当差分线完成走线之后进行仿真时, 发觉阻抗仅仅只有85Ω, 相差10%的高频完整报错情况。此报错的根本起因是参考层发生了不连续现象, 即差分线下方被地平面切割出了一条缝隙而为。解决该问题的办法是: 开启Layer Stack Manager, 检查且确保参考面层系为不中断的地平面。要是不满此要求, 就在差分线正下方的所有单层上面铺设一块地铜, 通过打上密集过孔的方式连接至主地平面上边, 然后再度进行仿真, 此时阻抗便会稳定处于98 – 102Ω范围中间。
本方法不适用于刚柔兼有的结合板, 不适用于多层的盲埋孔结构, 在那种状况下, 差分线的参考层不是单一的层面, 需要独自运用3D场求解器来做精细的仿真。替代的方案是直接借助Cadence Allegro的CMG向导自动生成阻抗数据, 从而省去手动进行计算。
