通过我亲测, Altium Designer 23.5以及Cadence Allegro 17.4，存在高速信号反射导致整板丢包，还有地回路噪声耦合至时钟线等情况，这是我踩过的坑。
第一步 优先铺铜与地孔缝合防共模干扰
当把PCB文件打开之后，并非马上就开展走信号线这一动作，而是先去执行这样的步骤: Place – Polygon Pour，先行挑选GND网络，将铺铜的厚度设置成为1oz，把铜皮的间距设定为8mil。关乎成败的关键操作：在铺铜结束之后，即刻在信号层跟地层的中间添加地孔构成的阵列，借助Place – Via来实现，孔之间的间距把控妥善在50至100mil范围内，特别是在板子边缘以及高速信号改换层面的地方加大打孔的密度。
新手要避免踩坑，这里有常见的报错情况，铺铜之后信号的完整性变差了，眼图呈现闭合态势。其核心的原因在于，地平面的回流路径被切断了，或者地孔的间距过大，也就是超过了λ/ 20。快速解决的法子有，要把地孔的间距缩小到60mil以内，并且在每个信号换层过孔的旁边，紧挨着放置一个地孔，以此来形成回流的通道。
第二步 差分对等长走线与阻抗匹配控制
实际的操作情况是，针对USB 3.0或者PCIe差分对，要去执行Route – Interactive Differential Pair Routing这项操作，走线的宽度设定为5mil，线与线之间的间距设定为5mil，而这个间距对应的是90Ω的差分阻抗。完成走线之后，运用Tools – Length Tuning开展等长调节，将公差控制在正负5mil以内。走线路径当中禁止跨越分割区域，如果一旦跨过电源分割槽，信号反射会马上恶化。
【新手避坑】频繁报错：进行眼图测试时，出现幅度衰减情况，且衰减程度超过百分之二十，同时误码率极速飙升。其核心原因在于阻抗呈现不连续状态，这种情况常常出现在差分对跨越不同参考层时，或者出现在过孔的位置处。关于解决流程，第一步是在过孔所处位置增添回流状的地孔，第二步是当把走线从表层转换至内层时，要保证参考层是连续的地平面，第三步是于传输线的末端添加上100Ω的终端匹配电阻，且电阻要是贴片0402封装形式的。
第三步 时钟与电源层隔离降低串扰
实行Route – Interactive Bus Routing，对于频率超过50MHz的时钟线，要单独进行走线。要把时钟线与电源开关管以及电感隔离开，距离起码要达到50mil。详细的操作办法是：在Layer Stack Manager里将时钟信号设定为走在内层，上边和下边相邻的层当作完整的地平面。关键参数的推荐取值是：时钟线串入22Ω电阻（0603封装）并靠近源端放置，以此来抑制过冲以及振铃。
《新手躲避出错》：两种实际操作去对比，方案A，也即是时钟走在表层啦哎，它有方便那些调试的优点，然而缺点情况是极易遭受电源噪声的干扰，经过实际去测量抖动增加了15皮秒；方案B为时钟往内层游走同时加上上下地层进行屏蔽，优点是串扰降低了40分贝，不过缺点是调试起来难度异常大。实际的那种取舍方面的逻辑情况是这样的是，要是时钟频率它是高于100MHz的，并且布局方面是紧凑状的，那么这个时候就要强制去选择方案B；要是频率它是低于50MHz的，而且板面积是充裕的这种状态，那么就可以选择方案A，并且还要加上地孔去围绕包围。
这个流程于四层以及四层往上的 PCB 上，效果十分显著，然而要是项目属于双面板，并且板的厚度超出了 1.6mm，那么差分阻抗控制就会变得困难起来，替代的方案是直接采用微带线模型，而且把走线的宽度加粗到 8mil，同时将等长公差放宽到±15mil。毕竟在工程实际操作当中不存在万能的方案，依据板层以及频率灵活地调整才是正确的道路。
