我测过Cadence 17.4版本，遇到过原理图导入之后网络表直接就报错的情况，也碰到过焊盘封装路径怎么都链接不上的情况，还经历过PCB布局完飞线乱得一塌糊涂的问题。
原理图绘制与网络表生成硬步骤
起始步骤开启OrCAD Capture CIS，全新创建Project并赋予其称谓“Demo_Board”，勾选“Create a blank project”。在Page界面借助快捷键P调出元器件库，自“Discrete. olb”里拖出电阻R以及电容C，按压W键通过拉线施行连接。完成之后，点击菜单栏里“Tools”下的“Create Netlist”，在弹出的对话框里面, “Netlist Format”处选“Allegro”，输出目录指定成为项目文件夹内的“allegro”子目录，文件名按照默认不做更改，直接点击“OK”。
【新手避坑】：这一环节极易出现的差错是“Netlist generation failed”，一般是由于元器件引脚上的别名出现重复情况，或者存在悬空而未连接的情况。其核心原因在于，你在原理图里遗漏了对VCC或GND引脚的连接，特别是针对芯片这类的电源引脚。具备快速解决问题的办法：双击所有的芯片元件，核查属性里的“Pin Name”是否跟库定义保持一致，将所有未连接的逻辑引脚借助“No Connect”符号标记，然后再度生成网络表。
在第二步的时候，将 Allegro PCB Designer 打开，从中选择“File”，接着点击“Import”，随后再点击“Logic”，在对话框里的“Logic type”那里挑选“Cadence”，之后点击“Import Cadence”按钮，在弹出的窗口里寻找到刚才已然生成的那个“netlist.log”文件，直接确认导入。
【新手避坑】：在此处常常出现的报错情况是“Symbol not found in library”，其原因在于你所有的封装库路径并未进行正确联通关联。关键的解决办法是，在Allegro操作，即先执行“Setup”，接着选择“User Preferences”，然后在“Paths”里面找到“Library”，在其所包含的“padpath”以及“psmpath”当中，将你用以存放焊盘和封装文件的文件夹路径通过手动添加进去，并且路径里不能带有中文，不然软件是不会识别的。
第三步进行板框的绘制以及布局，在Allegro里点击“Add”后选择“Line”，在“Options”面板当中，将Class选定为“Board Geometry”，把Subclass选定为“Outline”，线宽设置成0，绘制出一个矩形框，尺寸建议设定为100mm x 80mm，而后执行“Place”并选择“Quickplace”，把所有元器件放置在板框的右侧。
新手要避免踩坑，要是元件呈现出空心的框状，或者压根完全看不见，很大概率是在“Color/Visibility”设置里面，没有将封装外形层的显示给打开。核心解决办法是，用鼠标右键点击界面空白之处，选择“Color”，在“Stack-Up”标签页面当中，把“Package Geometry”下面的“Place_Bound_Top”以及“SilkScreen_Top”勾选上，接着点击“Apply”就可以了。
参数推荐与方案对比
要进行走线之前，布线规则得设置。关键参数最优推荐值是，线宽设为12mil（0.3mm），这是于两层板情况下常规信号线兼顾阻抗与工艺可靠性的绝妙选择。理由是从工程经验来讲，低于10mil会导致残铜率过低，蚀刻时易断线；高于15mil在狭小空间里走不通, 12mil是极折中较满意的平衡点。
针对电源走线，存在两种实操方案可供对比，一种方案是，直接将铜皮加粗，在名为“Global Dynamic Shape Parameters”的“Shape”菜单当中选择，把电源以及地网络的线宽设定为30mil以上，并且要运用“Add Shape”命令绘制多边形铜皮，以此覆盖整个区域；另一种方案是，借助“Route”->“Create Fanout”实现走线的自动扇出，而后手动加宽主干线至20mil，标点此两种方案。对于方案一而言，其取舍遵循的逻辑是，它适合那种大电流的电路，就像DCDC模块那样，具备散热良好的特性然而占用空间较大；方案二的逻辑呢，是适用于信号密集的区域，比如说在MCU引脚的附近，它有走线灵活的优点不过过流能力较弱，当电流不超过500mA的时候使用方案二便是完全能够满足需求的。
高频报错与完整解决流程
高频出现的完整报错为: “ERROR(SPMHCS – 1)：图形边界存在顶点重叠的情况。”，此错误在进行铺铜操作以后，执行“Check”这个动作时，会频繁地显现出来。以下是完整解决流程：其一，先选出现问题的Shape，接着按Delete删除；其二，再执行“Shape”->“Manual Void”->“Delete”，随后手动检查有无残留的挖空区域；其三，然后重新执行“Shape”->“Global Dynamic Shape Parameters”，将“Void style”设为“Round”，不然软件在计算边界时易产生重叠顶点；其四，最后使用“Shape”->“Compose Shape”重新绘制该铜皮区域。要是依旧出现报错情况，那就去把板框文件另外保存为新版本，在“File”这个选项里找到“Save As”，在其中勾选“Edge based shape representation”，接着再重新进行铺铜操作，这一步基本上能够将问题彻底消除掉。
这套方法于Cadence 17.4的版本上验证通过了，这种方法在Cadence 16.6上述版本里核验通过了，然而，在Allegro 22.1对应版本会出现部分呈现无效的情况，这是由于新版的Shape引擎改用了自适应那种网格算法，所以呢不需要人们手动去为它设置Void style这样的操作了。您要是所使用的版本是23.1以及比23.1更高的版本，那么您直接借助“Shape”->“Auto Silkscreen”这种方式来自动着手生成铺铜就行，不需要再通过手动的方式去做进一步去调整。
