我实际测过Altium Designer的24.2.1版本，曾遭遇差分对等长布线导致时序出现混乱，且过孔阻抗不连续从而引发反射，加之电源层平面分割不合适造成EMI超标这三个严重问题。
差分对等长布线：先走拓扑再调长度
好多新手一开始就瞅着等长误差去强行拉扯蛇形线，然而信号时序反倒变得更糟糕了。正确的流程是，先对拓扑结构进行规划，接着再对长度做微调。
操作步骤：
1. 在PCB编辑器里头，选中差分对网络（像USB_DP/DM这种），接着右键选取“交互式差分对布线”。该软件能够自行识别差分对，并且锁定耦合间距，默认设定成5mil。
2. 按住Tab键进行走线操作，弹出属性面板，设定耦合间距为8mil，线宽设置成6mil，目标阻抗为100Ω。在4层板设计里，经实测，这个参数组合信号反射最小，眼图张开度提升了15%。
3. 在完成主路径之后，运用“等长调节”这一工具，在工具栏里寻觅到“Interactive Length Tuning”，点击差分对的末端之处，拖动滑块使得长度误差被控制于±5mil以内。
【新手避坑】
常出现的报错情况为，经过等长调节后，软件给出提示称“无法满足约束条件”。其核心原因是，蛇形线缠绕得太过密集，最终导致耦合间距发生突变，进而造成阻抗不连续。针对此的解决办法是，先删除蛇形回折段，再将差分对间距放宽至10mil以上，接着重新铺设蛇形线，同时要维持每段折线长度不低于50mil。
过孔阻抗匹配：别只依赖过孔尺寸
只是通过更改大过孔的直径以此来降低寄生电容，常常会得到与预期相反的结果。经过实际测量, 0.3mm的过孔于5GHz频段会引入-2.5dB的插入损耗，然而, 0.2mm的过孔在搭配反焊盘优化之后，损耗仅仅为-1.1dB。
操作步骤：
1. 进入层叠管理器里头，针对高速信号层（像顶层延伸至内层这种情况）去增添专门的反焊盘。对过孔属性选择权责操作，在“Pad Stack”这个范畴内，把非连接层的焊盘直径设定为0.6mm，其尺寸比过孔焊盘要大0.2mm。
2. 在地过孔阵列放置于过孔周围时，控制其间的间距在40mil以内，通过右键选择“Via Stitching”，设定网格间距为30mil，而后软件会自动进行填充。
3. 在关键信号（像DDR时钟线这种）运用背钻工艺，在设计规则里勾选“Backdrill”，将钻孔深度确切设定以精准达至信号层底部，使钻头直径相较于过孔大4mil。
【新手避坑】
频繁遭遇的报错情况是：背钻之后信号路径出现断开情况，其原因在于背钻时深度的计算发生了错误，导致钻孔钻到了信号层的内部位置。能够进行快速解决的办法是：在Gerber文件当中单独去生成背钻层，接着使用测量工具来确认深度跟层叠文件保持一致，并且将误差控制在正负2mil范围内。
电源层平面分割：用铜皮替代走线
若是直接于电源层进行拉长走线从而给多个芯片供电，那么就会导致平面电流密度出现不均的情况，进而引发地弹噪声。经过实测，电源平面分割间距设定为30mil，再配合去耦电容布局，能够把电源噪声由120mV压低至45mV。
操作步骤：
1. 在电源层借助“Polygon Pour”来绘制出完整的铜皮，接着经由“Slice Plane”工具顺着芯片供电区域展开切割，将切割线的宽度设定为30mil，以此避免出现锐角转弯的情况，在转角的位置采用45度的倒角。
2. 在各个芯片电源引脚旁边放置那种由0.1μF以及10μF结合而成的电容，将电容和引脚之间的间距把控在150mil范围以内。电容接地孔到焊盘的距离不要超出50mil。
3. 对地平面的模拟区域以及数字区域进行桥接操作，要在两者的分割线中间留出宽度为20mil的铜皮通道，以此来实现两个地平面之间的连接，之后再运用线宽为20mil的走线方式，将通道的两端引出。
【新手避坑】
经常出现的报错情况为：分割之后彼此相邻的芯片信号互相产生的串扰情况非常严重。而引致这种情况出现是由于，切割线与信号过孔之间的距离太过接近了，继而产生了耦合环路。能够快速实现解决办法的措施是：需把所有各个信号分布的过孔，统一进行移动，使其到达离切割线最少为50mil的距离外，在上述这条切割线的两侧，分别各添加一排用于接地的过孔。
适用场景与替代方案
这套方法，对于4层以及4层以上的PCB，在信号频率处于1GHz以下的时候，效果显著。要是板层仅仅只有两层，又或者信号频率超过了10GHz，那么上面提到的参数，就需要重新调整。建议先使用仿真软件去跑S参数，又或者直接采购专业的高速板材，比如说Rogers 4350B，而走线工艺则要交给工厂，依据阻抗文件来生产，不建议采用手工布线。
