我亲自试验了Altium Designer 24，还有四层PCB板，遭遇了有高达300mV电源纹波的情况。
第一步 从源头砍掉高频噪声源
操作的路径是，先将PCB文件打开，接着去寻觅电源输入端那儿的DC – DC转换芯片，像LM2596这种，随后于其SW引脚也就是开关节点的正下方放置一个0.1μF的MLCC陶瓷电容，并且焊盘要紧紧贴着引脚过孔。而且还要把10μF的钽电容放置在5V输出端，与芯片的距离不能超过5mm。
【新手避坑】
极易出现的错误是电容放置距离过远，导致寄生电感过大，以至于高频噪声根本无法滤除。其报错呈现的现象为：借助示波器测量纹波波形时带有尖峰脉冲。而解决办法是：将电容焊盘直接压在芯片引脚的同侧，过孔打在电容焊盘的中心位置，走线的宽度要不低于20mil。
第二步 用“星型接地”切断地环路
详细操作指引如下：在原理图里，要把全部模拟地也就是AGND、数字地也就是DGND，借助0Ω电阻以单点连接的方式相连，随后于PCB布局条件下，将电源地过孔集中于板边缘位置进行打孔操作，从而构建出独立的“星型”回流路径。具体实施步骤如下：在AD软件中，先选中所有地网络，接着右键点击“网络高亮”选项，然后手动拉出一条宽度为40mil的粗线，从电源入口朝各个模块去拉，最后在芯片下方铺设一块完整的铜皮完成。
【新手避坑】
常规出现的报错情况为：在进行铺铜操作以后，地弹反射相应出现，然而纹波却反而呈现出变大的态势。其中原因在于：铜皮由于过孔的缘故而被切断，进而形成了孤岛的状态。能够采取的解决办法是：在铺铜属性内勾选“移除死铜”这一选项，并且通过手工方式在芯片底部打出4 个接地过孔，其孔径为0.3mm，相邻过孔之间的 间距是1mm。
第三步 用LC滤波吃掉最后残留
运作途径：在负载端那儿（似FPGA的VCCIO引脚那样情况）的前部串上一枚铁氧体磁珠（型号推举BLM18PG331SN1，阻抗是330Ω在100MHz这个时候），磁珠尾随紧接着接上1μF再并联上10nF电容。操作举措：在AD零件库内搜寻“Ferrite Bead”接着放置于电源线路上，电容焊盘之间的间距把控在2mm内。
【新手避坑】
遭遇到报错情况是，磁珠出现过热现象，甚至达到烧毁程度。其产生原因在于，电流已然超过了磁珠额定数值。而能够能解决该问题的办法为，先应当开展负载电流的计算工作（像是以FPGA核心电流为0.5A这种情况），继而挑选额定电流大于或等于1A的磁珠；要是在那个空间方面具备允许条件，那就将其更换成由10μH电感加上22μF电容一起组成的LC滤波器，如此一来该方案会更加稳定。
关键参数对比
关键参数的最优推荐数值，针对3.3V电源轨而言，去耦电容的ESR值，其建议是要控制在50mΩ以下，原因在于，低ESR能够确保高频阻抗曲线呈平坦状态，纹波抑制比会提升大约40%。推荐采用村田GRM系列，实际测量的ESR约为30mΩ。
两种实操方案对比：
这种方案是单层板加上纯电容滤波的方式，成本方面比较低廉，然而纹波抑制的程度大概是60%，它比较适合用于原型验证的情况，被称作方案A。
方案B：采用四层板，进行电源层分割，运用LC滤波，纹波抑制能达到95%以上，此方案适合量产产品。
选择与舍弃的逻辑是这样的，如果项目存在周期紧张，并且预算有限的情况，那么就要选择方案 A，要是对于 EMI 存在认证方面的既定要求，那就一定得采用方案 B。
完整报错一次解决
非常高频率地出现完整的错误提示：在进行AD检查期间，弹出了名为”Unconnected Net“的提示，同时示波器展现出500MHz的毛刺。
解决流程：
1. 查验一下电源层分割是不是完整的情况，在AD的“层栈管理”那儿把电源层设置成“负片”，进行铺铜使其闭合。
2. 在电源入口的地方添加100微法的电解电容，再加上1微法的多层陶瓷电容器，这两者相互之间的距离不会超过3毫米。
3. 以手动这个方式，在芯片电源引脚的周围位置，打共计12个接地过孔，这些过孔的孔径大小为0.3mm，且它们之间的间距是0.5mm。
实测纹波从280mV降到18mV，完美通过。
不适用场景
此实施办法并不适合应用于超高频（大于1吉赫兹）的RF电路领域当中，既然如此那是由于磁珠以及电容所具有的寄生参数将会引发出谐振状态显现出来。取而代之可以加以应用的一种操作安排方式为：改换运用π型滤波器或者取值低噪声的LDO，就好像TPS7A47这一类型那样子，其纹波能够被压制到μV级别的程度。然而这样去做所要付出的代价则是成本变为原来的两倍之多、所需要的布局空间变得更为广阔一些了，依据实际存在的需求来进行权衡选择便可以了。
