画完板子准备出Gerber，DRC这关绕不过去。说真的，Allegro的DRC不是点一下Update DRC就完事的，入口散得很，刚上手那会我找半天找不到在哪看。这几个常用位置记一下就行。
先摸个底：整体状态面板
Display → Status弹出来的窗口，我一般分三块扫。先看Symbols and nets这一栏，Unplaced symbols、Unrouted nets、Unrouted connections这三个数必须全是0，不然出板就是事故。再往下看Shapes，Isolated shapes是孤铜，Unassigned shapes是没分配网络的铜皮，Out of date shapes说明铜皮改完线没更新——动态铜记得选Smooth，改完线一定点Update to Smooth重敷一遍，我以前就是忘了这步，光绘出来铜皮是碎的，板厂那边直接打回来。最后看DRCs那一栏，错误数、短路数、豁免数都在这。On-Line DRC建议一直开着，边画边查，总比最后爆一百多个红点强。
单独揪问题：Quick Reports
Tools → Reports → Quick Reports，有几张表我每次必跑。Unconnected Pins Report看没连上的引脚，这个最容易漏；Unplaced Components Report看还有哪些器件没摆上去，经常是封装库没加载全；Design Rules Check Report出详细DRC报告，比在图上找红点快多了。报告跑完直接在列表里看，点哪条跳哪，不用满图找。
铜皮单独查
Shape → Global Dynamic Params看动态铜参数。Shape菜单里还有个Check命令，专门查铜皮状态，比整体DRC准。孤铜多的板子用这个查最省事——别光看DRC面板里Isolated shapes是0就放心了，有时候DRC没跑全，孤铜其实还在，单独跑一遍Shape→Check才作数。
叠层别忘了对一遍
Setup → Cross-section，叠层、介质厚度、阻抗设置挨个看。很多时候DRC报一堆问题，根因不是线画错了，是叠层配错了。刚入行那会我就踩过这坑，折腾一下午改线，最后发现是层叠表少加了一层。
对了，DRC Exemptions这个功能别乱用。为了暂时跳过某个错误勾了豁免，后面改完线忘了解除，那个位置就永远不报错了，等板厂反馈回来才知道漏检。每次出Gerber前去DRC面板里看看Exemptions那一栏，确认是0再导。
DRC别等全画完再查。On-Line开着，有问题当时就改，省得最后翻旧账。
