实测Altium Designer 20.0.9版本的我，踩过微带线阻抗计算不精准导致信号反射、DDR3数据线等长绕线被绕成死结的这两个大的坑洼。
微带线阻抗计算与层叠结构设定
第一步，是在层叠管理器里面直接把阻抗目标给定义好，开启Design菜单下的Layer Stack Manager，在Impedance Calculation选项卡里，把Target Impedance设置成50 Ohm。先选择Conductor类型为Copper，接着选择Dielectric类型为FR-4，对于这个案例，我手动将介电常数设为4.2，而这是常规FR-4板材在1GHz频段下的推荐值，它能够平衡成本和性能。之后点击Calculate，随即直接生成线宽，像我们的板厚1.6mm，外层线宽直接落到0.33mm左右，不过要注意这仅仅是理论值，工厂实际蚀刻会存在偏差。
要避开这样的坑，很多人都是直接地就采用了软件所默认的4.5介电常数，然而打样回来测试的时候，特征阻抗却仅仅只有43欧姆，信号反射直接导致眼图呈现闭合的状态。其核心原因在于那FR – 4介电常数是会随着频率产生变化的，当频率高于100MHz的时候必须依据实际的板材型号向板厂索要有关参数，切莫轻信软件的默认值。这里有解决的办法，就是要让板厂提供你所选用的板材型号，像是IT – 180A这款，在1GHz条件下的Dk值，然后手动将其填入层叠管理器里，接着再去跑一遍阻抗计算。
等长绕线与蛇形走线避坑
先第二步所涉及的是规则设定以及绕线操作，进入PCB面板的Net Class，通过右键点击Add Class，将DDR3的DQ、DQS、CLK网络全都归到一个类当中，之后，打开Design下的Rules，新建一个Routing Length规则，把Minimum和Maximum长度差设置为50 mil以内，在走线时，我有先手动拉通所有信号线的习惯，然后再运用Route Tuning工具进行绕线。在参数当中设置，将Amplitude设定成10 mil，把Gap设置为15 mil，通过如此这种的设置方式，能够确保在绕线之后，不会使得差分对内的间距出现剧烈的变化情况。
【新手避坑】：绕线时，最为常见的报错情况称作“Unrouted Net Violation”，然而，针对实际的长度检查时，却是通过了的。你察觉到蛇形线是挤在BGA出线的区域内，在扇出孔的旁边环绕一圈之后又折返回来，最终，绕线的长度增加了300 mil，着实远远超过了规则所设定的上限。其核心的原因在于，绕线工具在默认的状态下仅仅是进行拉长的操作，却不会避开障碍物，你务必要在绕线之前手动添加好Room规则，或者在绕线的进程当中按下Tab键从而实时调整绕线的路径，切不可一口气完成之后才回头去做检查。
差分对阻抗连续与回流路径
分为三步，第三步是差分对内部的阻抗保持连续，来以USB 2.0差分对作为例子，我在设置差分对规则时设定了90 Ohm的差分阻抗，线宽设为5.8 mil，线距设为8 mil。在进行走线操作时要特别留意千万别在过孔的地方突然将线距拉大，就好像从8 mil直接跳转至15 mil这种情况。其正确的做法是在过孔的两侧各自添加一段渐变线，其添加的长度最少要达到20 mil，采用45度角实施过渡，而不要使用直角进行过渡，以此确保阻抗连续。选把过孔自身的直径设定为12密耳，将焊盘确定为24密耳，把反焊盘的尺寸设置在30密耳处，以此来确保过孔的阻抗能够尽可能地接近90欧姆。
【新手避坑】： USB走线完成打样后拿回，插上U盘却无法识别，测量波形时发觉过孔处阻抗跃升至120 Ohm。究其缘故，是过孔反焊盘尺寸过大，导致参考地层被挖空，信号回流路径遭切断。解决办法为，在过孔旁边增添一个回流地过孔，其距离不得超过40 mil，且两个过孔均须与参考地平面直接相连，不能存在隔离区域。我们于BGA扇出区便是如此操作的，一个信号过孔搭配一个地过孔，经实测阻抗波动由30%降至8%。
这个方法，不适用于那种层数在四层以上，并且层叠呈现不对称情况的复杂背板设计，原因在于层间耦合效应会对阻抗计算造成干扰。替代的方案是，直接向板厂索要叠层参数文件，让他们依据你的目标阻抗反过来计算线宽，从而省掉自己去调整介电常数所耗费的时间。
