实测Cadence 17.4版本的我，曾遭遇原理图仿真报错、PCB规则冲突导致DRC爆红等常见问题。
步骤一 正确打开原理图仿真功能
处在Cadence里开展原理图仿真时，好多人刚一点工具栏的仿真图标便出现报错情况。正确做法所要遵循的路径是：先得打开OrCAD Capture CIS，在菜单栏那儿选File → New → Project，在弹出的对话框当中挑选PSpice Project，输入项目的名称，而后点击OK。进入项目之后，在左侧项目管理器那儿，用右键点击 SCHEMATIC1，选取 New Page，进而开始绘制电路。待全部绘制完成以后，点击菜单栏的 PSpice，接着点击 New Simulation Profile，给仿真文件取个名字，随后点击 Create。
【新手避坑】：常见出现报错情况：提示为“No PSpice template for part”。其核心原因在于所选用的元器件库对应PSpice仿真存在不兼容情况。解决的办法是，当进行元器件选择时，要专门从PSpice专用的元件库当中去选取，比如像ANALOG_P、SOURCE等这类库。要是已然绘制完成，那么能够通过右键点击元器件，进而选择Replace Part，处在弹出的窗口当中勾选PSpice筛选，再去重新遴选兼容模型。
步骤二 设置关键仿真参数与最优推荐值
就New Simulation Profile窗口这一处而来，在Analysis type的下拉菜单当中，去选择Time Domain (Transient) 这种特定模式，Run to time那里则填写为10m（也就是10毫秒，此数值是针对多数模拟电路观察瞬态响应所给出的最优推荐值，它不但能够覆盖关键周期，并且还不会因为仿真时间过长从而拖慢电脑的运行速度）。将“Maximum step size”填为“1u”，以此来确保波形分辨率是足够的。而后点开“Options”标签，接着勾选“Use Initial Conditions”，从而防止仿真出现从零状态突变的情况。
【新手避坑】：常见的问题是：仿真运行耗费了好长的时间却没有结果呈现，甚至出现直接卡住不动的情况。其核心的原因常常在于，Maximum step size的设置过大，或者Run to time太过离谱。先在Options里勾选Skip DC bias point calculation以此跳过直流偏置点计算，这一做法是对策，如此能显著提速，若依旧卡顿，那就将Run to time降低至5m尝试一下。
步骤三 PCB规则设置与DRC检查实操
仿真正式通过之后，在OrCAD PCB Editor这个软件里面，去点击菜单栏当中的Setup选项，接着选择Constraints选项，再去选择Constraint Manager。在左侧区域展开Electrical选项，进而点击Net选项，然后点击Routing，在此处能够对线路宽度以及间距设置。在完成设置之后，去点击工具栏那里的Manufacture，接着找到其中的DRC，而后勾选Check all，随后点击OK来运行DRC。
针的避坑提示，十分高频的报错情况为，DRC的结果当中存在大量的“Line width violation”以及“Spacing violation”，其最为核心的原因在于，在规则被设置完成之后，网络并没有进行正确的关联。办法是返回到Constraint Manager这里，用右键去查看VCC网络是不是真的归Net表里所指定的网络名称所属。如果归属是从原理图同步传递过去的，那就重新运行Place，再者去执行Update Symbols，然后执行Update来刷新网络连接。若是仍旧出现报错情况，那么手动在Net表里挑选报错的网络，之后右键点击Edit Object Properties，紧接着直接将线宽参数粘贴进去进行覆盖操作。
