Cadence功能实操：3步避开PCB布线高频坑

实测Cadence 17.4版本的我，曾踩过在动态铜皮更新后出现短路情况，以及规则管理器误报这两个大坑。

第1步 走线前强制锁定叠层与线宽参数

执行菜单命令Setup，选择Cross-section，把每层铜厚统一设置为1.4mil，这是最优推荐值，用于平衡阻抗和细线成品率，线宽在Constraint Manager里，在Physical中设定5mil作为默认值。要是走线之后更改叠层，已经布好的线段不会自动匹配新的阻抗。

新手避坑

新手时常会碰到那种“走线已然完成然而DRC却报出开路”的情况，其原因在于在叠层尚未锁定之前就变更了介质厚度，解决的办法是，在设置以前要先点击File – Export – Technology以此导出技术文件来进行备份，在更改完毕之后再Import回去并锁定。

第2步 动态铜皮填充两种方案对比

方案A：在Shape – Global Dynamic Params里勾选Smooth（此为实时更新的情况，适宜小面积的板），方案B：在选择Disabled之后手动点击Update to Smooth（这适用于高密度的板，可避免每拖动一根线便卡顿5秒），当板子的元件数量超过2000个的时候要用方案B。

新手避坑

出现大面积地铜缺口或者孤岛，原因在于Smooth模式里自动避让过于激进。将Smooth关闭，进行手动挖空或者添加Void，最终统一实施更新。

第3步 规则管理器报“Line to Line”错误完整解决

所出现的报错信息为：“DRC错误：线路到线路的间距小于3密耳”。而一步到位流程包括：张开Constraint Manager，进入Spacing，再进入Line to Line，将最小值从3密耳更改至4.5密耳。如果依旧出现报错情况，那就去执行Route – Gloss – Parameters，接着勾选Convert 45° to 90°，随后点击Gloss进行强制重布。最终通过Tools – DB Check来修复数据库。

新手避坑

更改后的规则为何没有生效呢？原因在于旧的线段依旧处在缓存里。一定要通过Edit – Delete将报错的线段删除掉，接着按照Route – Connect重新进行拉取操作，千万不要使用移动命令。

这一方法对于射频微波板（其阻抗要求在正负百分之二以内）是不适用的，对于高频板而言，要先使用Polar SI9000计算叠构，之后再把它导入到Cadence里。要是仅仅是简单的双面板，那么直接采用Allegro PCB Designer的默认模板会更加节省时间。你最近在运用Cadence进行画板操作的时候，还在哪个功能方面卡住，并且折腾的时间超过了半天呢？把它在评论区发出来，咱们一起查看日志将其解决掉。