Cadence Genus是逻辑综合工具。写好Verilog代码，用Genus综合成门级网表。
Genus做什么：
– 把Verilog/VHDL代码转换成门级网表
– 用标准单元库的门电路搭出来
– 时序优化、面积优化
– 生成布局布线用的网表
设计流程：
1. 写Verilog代码
2. Genus综合成门级网表
3. XCELIUM仿真验证
4. Innovus布局布线
踩坑记录
第一个坑：Verilog代码没写好就综合。代码有语法错误，Genus报一堆错。先把代码写对再综合。
第二个坑：没选对标准单元库。综合要用Foundry提供的PDK里的库。库不对，综合出来的网表没法用。
第三个坑：做PCB设计去学Genus。PCB画板用OrCAD和Allegro。Genus是数字IC设计工具。
