原理图画完直接出网表，Allegro那边准出一堆幺蛾子。画完先过一遍DRC是老规矩，但OrCAD的DRC有个坑：你得先选中那个.dsn工程，否则菜单是灰的根本点不动。
用鼠标点中XXX.dsn这个根，再走菜单Tools → Design Rules Check。这时候会弹个警告，大意为这一步会清掉整个设计的撤销/恢复记录，之前的操作都不能反悔了，问你继不继续，选Yes就行。
进了设计规则窗口，Design Rules这一页一般把电气规则和物理规则都勾上。想忽略某些警告就在列表里把对应规则的勾去掉。物理规则主要查封装层面的问题。
下面那个ERC Matrix是查连接错误的，矩阵里第3行第3列那种红色块E，就代表输出脚不能跟输出脚相连。这页新手按默认来就行，别瞎改，改了该报的错反而不报了。
跑完之后想看具体多少个错：点Tools里的Update DRC，Command命令栏会直接告诉你错误个数，比如12个。定位错点Tools → DRC Browser，里面列出所有错误信息，点右边错误项，能直接跳回原理图对应位置看现场。
踩坑：那个清撤销的警告不是吓唬人，我有次DRC刚跑完手滑想撤销一步，发现整个历史栈都空了，只能硬着头皮改。所以DRC之前最好先Ctrl+S存个盘，留个后悔药。
