我实际测验Altium Designer 23.6版本，在此过程中蹈入DDR3走线达成相等长度导致时序发生混乱之坑，以及蹈电源层的分割方法不恰当而引发串扰这种的坑，对于刚入门的新手而如果顺着步骤逐一操作，就能十分轻易地避让摆脱这类平常会出现的问题。说实话的话，在PCB设计当中防止干扰之事并非是说你仅仅去画几条比较粗的线这个单单行为就了却了全部后续问题的事情，而是要从叠层、阻抗、回流路径这三个不同方向进行细致且深入的着手处理之事。
第一步 从叠层结构定好底层骨架
开启PCB设计工具里的层叠管理器，以四层板当作示例，顶层以及底层进行信号走线，中间的两层完成内电层分配。平常的做法是: L1为信号层, L2是地层, L3乃电源层, L4属信号层。留意L2地层务必紧密贴合L1信号层，两个层面之间的介质厚度把控在0.1mm至0.2mm的范围内，如此一来信号的回流路径是最短的，电磁辐射自然而然就被压制下去了。
初次接触者需避开的坑，初次接触者极易犯下的错误是将电源层与地层放置颠倒，好比把 L2 置为电源、L3 设为地层，如此一来顶层信号的回流电流要穿过电源层方能回归地层，路径被拉长，构成大环路，串扰直接翻番。解决办法是开启层堆栈表，把地层序号调整至最贴近高频信号层的地方。
第二步 关键走线参数必须提前锁死
在规则约束的那个编辑器里头，把差分信号线以及时钟线，专门另外去设置成单独的一组规则。我向来习惯是把那个微带线的目标阻抗设定为50欧姆上下浮动10%，而这样一个数值呢会覆盖掉绝大多数的射频以及高速数字的场景。具体的参数是这样：线宽是0.3mm，介质厚度为0.2mm，铜厚是1oz，通过计算得出来阻抗处于49.2到51.8欧姆这个范围之间，实际测量出来的信号反射率是低于5%的。
存在这样一种情况，不少人会直接去套用默认所设定的规则，如此一来便出现了DDR时钟线的阻抗跑到65欧姆的情况，进而使得信号时序完全紊乱了。而正确的做法应该是怎么样的呢，先是需要运用SI9000或者Polar工具去计算一遍，之后再把通过计算得出来的线宽以及线距填进到规则表当中。要是遇到板厂存在工艺方面的限制时，像最小线宽仅能够做到0.25mm这种情况，那就必须得去调整介质的厚度，而不要强硬地维持0.3mm。
关于电源走线，存在一条铁律，电源走线宽度依照1A/0.5mm来计算，像3A的电源，主回路走线起码得有1.5mm宽，而且要直接连接到电源层，不能打孔绕路。
第三步 两种地线方案按场景取舍
我曾对两种接地策略做过对比，其中一种是单点接地，它适合低频模拟电路，像传感器板这类，所有地线会汇聚到一点，以此避免地环路电流出现串扰；还有另一种是多点接地，这种适合高频数字电路，例如主控板，每个模块会在就近位置打过孔连接到地层，从而降低地阻抗。
新手需注意避开此情况，若你将两种方案混合运用，像是把模拟地以及数字地于同一区域连接在一起，并且没有进行磁珠隔离，那么地噪声会直接从数字部分灌入模拟部分，解决办法为：在PCB设计规划阶段就将模拟区与数字区分开，中间用地层缝隙或者0欧电阻做隔离桥接。
实际测试时是我遭遇过一回高频报错，表明: “信号完整性警告出现，不匹配过孔残桩长度超出0.5毫米”。鉴于一个BGA封装下的现象是过孔残桩过长，导致信号反射情况特别严重。其解决流程为，开启过孔属性面板，将背钻深度设定为1.0mm，促使残桩缩短至0.3mm以内，同时在信号层两端各添加一个阻值为49.9欧姆的匹配电阻。之后重新运行仿真，眼图张开度从45%提升至82%。
这套方法对那种层数处于四层至八层之间、信号速率低于10Gbps的常规PCB设计比较有效，如果此刻你所进行的是毫米波雷达或者射频功放板的设计，那么叠层数量以及材料种类将会出现翻倍的情况，在这种时候仅仅依靠手工制定规则是不足够的，必须要借助全波仿真软件来开展参数扫描，最为简便的替代方案便是直接采用厂家所提供的叠层模板，从中挑选出一种经过验证的6层板叠层结构，进而套用其上的阻抗规则，如此一来也能够达成七八成的效果。
