我实际测过Altium Designer 22，遇到了布线后覆铜出现短路报错，差分对等长误差过大，电源层分割后信号不通这几个常见的容易踩坑的点。
设置关键参数避免覆铜报错
诸多新手于开展PCB Layout操作时，覆铜这一环节最为常见的问题便是覆铜之后出现数量众多的未连接飞线，或者覆铜之后和地网络产生短路报错。这一般是由于覆铜规则里面的间距参数与走线规则并非一致而导致的呀。
这个数值，属于绝大多数两层板生产厂家的最小加工能力范畴，一旦设置得过小，像0.15mm这种情况，会导致厂家直接退单，若是设置得过大，如0.5mm那般，又将造成板面空间的浪费。
如果在你将这个参数设置完毕之后，覆铜却依然出现报错的情况的话，那就要去检查Polygon Connect Style规则当中包含的连接方式。好多人默认是Relief Connect，可是如果你运用了占据较大面积的覆铜，那建议改成Direct Connect，要不然在进行覆铜操作时出现报错“Net not connected”的可能性相当高。原因在于Relief模式下铜皮与焊盘的连接点数量过少，复杂网络会将其判定为未连接。
第二步，在Polygon Pour对话框当中，勾选Remove Dead Copper（移除孤立铜皮）后，则Pour Over All Same Net Objects。此操作可自动删去那些悬空的小铜块，以防其在后期检测时被视作干扰源。
要注意避开这样的坑，要是你在进行覆铜操作之后，发觉板子里突兀出现许多小小的铜皮模样的碎片，那就要去查看覆铜的区域是不是完完全全地盖过了每一个元件的焊盘，特别是在BGA芯片的下方区域，要是覆铜的边界恰好卡在了焊盘的边缘位置，系统就会把它判定成死铜故而自动地将其移除掉，结果导致这个区域的地网络莫名缺失，解决的办法是手动去把覆铜边界扩大起码一毫米。
差分对等长走线的两种方案取舍
Layout里，差分信号线像USB、HDMI这类，其等长控制会直接对信号质量产影响。然而，市面上，常见着两种操作方案，一种是手动绕蛇形线，另一种是自动Diff Pair规则调整。我对这两种方案进行过实测，它们各自有适用场景。
手动绕蛇形线存在优势吗，优势为何，优势是走线路径全然是可控状态，这种情况格外适用于哪些场景，特别适用于板子空间处于紧张态势、元件排布呈现密集情况的场景。举例来说，象其中我精心加工创制制作出来过的里的一块设计为四层层数的板子这样子的情况而言，在BGA以及连接器相互之间手动缠绕环绕了数为3组的数据所对应的差分对，借助依靠凭借Interactive Length Tuning工具经由依据按照从开端起始逐步渐渐地一步一步地拉取拽出达成等长的状态，最终最终达成的误差状态受到管控控制在0.5mm这个数值以内。那它存在缺点吗，缺点是什么，缺点是相对而言比较耗费花费大量经历时间，对于一块具备中等程度复杂度的板子而言大概大约大概要额外多花费消耗2 – 3小时的时间。
在 Rules > High Speed > Matched Lengths 里直接设置等长目标值（例如 1000mil±5mil），接着让软件随之自动走线，其优势在于速度快、一致性高，而这样的方法适用于走线空间充裕、差分对数量多的场景（若有 8 对以上）。不足之处在于，在人员聚集的空间里易于发生线路交叉的情况，或者出现绕线不够自然的状态，到了后期还需要依靠人工进行细微调整。
【新手避坑】：不管选哪一种方案，都要记着在布线以前，把Differential Pair规则当中的Min/Max Gap设置成6mil/8mil（这是USB 2.0标准），不然的话，在走完线之后，你就会发觉差分对间距并不一致，导致阻抗出现不连续的情况，进而高频信号会直接衰减。
第三步，当进行实际布线时，要将所有关键差分对信号（像是时钟、数据线这类）优先走完，而后再去走普通信号线。关于其操作路径是，先选中 Route > Interactive Differential Pair Routing，接着在按住 Shift 键的同时去点击两组信号线，随后系统便会自动将它们锁定成为一对差分对。
走线时要是软件报错成“Unroutable net”，新手需避开此坑，这当中最常见的原因是过孔数量不足。差分对走线的话，每个转折的地方至少得放置2个过孔，不然信号回流的路径就会断开。需采用的解决办法是，在Via Style规则当中， 将过孔尺寸设定成0.5mm/0.25mm（此为外径与内径对应数值），并且勾选Force complete tenting，以此防止在后续焊接的时候，过孔被焊锡堵塞住。
高频报错完整解决：覆铜后电源网络短路
第一次我进行电源层分割时，覆铜之后直接出现报错叫作“Power Net Short Circuit”，原因在于电源层与地层的覆铜边界彼此之间出现了重叠的情况。具体的完整解决流程是这样的：先将 Layer Stack Manager 打开，接着确定当前层属于电源层（举例来说像是内电层2），随后在 Split Plane 模式下手动绘制分割线，运用此方式将有0.5mm宽的隔离线把VCC与3.3V区域隔离开来。然后于Design > Rules > Plane > Power Plane Connect Style里，将Connect Style设定成Direct Connect，防止电源层与焊盘之间出现多余的间隙。最终再进行覆铜，报错便消失了。
这种方法不适用于超过六层厚度水平处于多个层次的板子的情况，原因在于层次与层次之间其耦合关联相对繁复复杂，仅仅依靠划分区分开不同部分的线条，不见得肯定有可能完全实现相互之间的孤立分开。可供替换的解决办法方案是转而采用负片层级的设计方式策略，在特定的叫做 Layer Stack Manager 的工具手段里，将提供电力能源、传输电流的层次设定为呈负面消极性质的 Negative，如此这种，软件程序会自作主张能动地制造生成出逆反向的铜质外皮覆盖物，在提供电力能源、传输电流的网络之间，自然而然地实现了彼此之间的隔离，不需要手动亲自动手去描绘绘出划分区分开不同部分的线条。要是你的电路板子其层次数量比较多重众多，建议最好应优先选用负片层级。
