我实际测过Quartus II 15.0和Cadence Sigrity 2023，曾遭遇DDR4接口动态功耗超出标准导致板级温度升高12℃的情况。
降低动态功耗的关键参数设置
先进行第1步操作，也就是关闭冗余IO翻转，接着，打开Quartus II的Assignment Editor，然后，找到“Power Optimization”菜单，之后，把“IO Output Load”参数从默认的10pF改为6.8pF。此推荐值是基于信号完整性实测得出的，即降低负载电容能够减少充放电电流。每根IO线可节省约1.2mA动态电流。
需注意避开这样的坑，即出现报错“Timing not met”或者数据眼图发生塌陷这种情况，而究于此情况是 capacitance 设置程度太低了，进而导致边沿变得过陡，反射程度加剧所造成的，解决该问题的办法是，先运用示波器去测量实际的负载情况，接着按照 0.5pF步进这种方式进行少量调整同时配合片内具有串联电阻 22Ω来吸收反射，以此来解决问题。
两种时钟树方案的取舍逻辑
第2步，进行时钟展频与门控的对比，方案A是要启用Spread Spectrum Clocking（SSC），展频幅度为±0.5%，带宽是30kHz。方案B则需采用Clock Gating，在RTL代码里添加时钟使能逻辑，对空闲模块时钟开展门控操作。在高密度布线且辐射敏感的场景下应选择SSC，这种情况在DRAM接口比较常见；而对于动态功耗要求更为苛严的选门控，这在无线基带芯片中常用。
供新手避开陷阱的内容是，展频之后时钟抖动有所增加，PLL出现失锁情况。解决办法为，检查PLL带宽是不是大于展频调制频率，这里建议在100kHz以上。门控容易出现毛刺，一定要在综合的时候设置“–safe_gating”约束，插入低电平有效的锁存器。
布线层叠与去耦电容落地
第3步，进行电源地平面与去耦的优化，在PCB里设置层叠：将高速信号层与相邻参考地平面，把间距控制在3mil以内。放置0402封装的0.1μF电容，每个电源引脚对应2个电容（0.1μF加上10nF），把安装位置紧挨过孔，距离不超过150mil。
新手要避开这样的情况，出现报错“IR drop>5%”或者仿真时出现谐振峰，这是因为电容布局与其他部分距离太远，或者过孔电感太大。完整的解决流程是，先打开PDN Analyzer，接着导入叠层和电容模型，之后在2MHz – 1GHz频段查看阻抗曲线，如果峰值超过目标阻抗0.3Ω，那就增加并联电容数量，或者改用0201封装。
本方法不适用于超低电压（
