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本次升…

时间：2026090 记录：尹慧阳

01、电容表示不规范如：0.1uF/25V 、1u/25V，规范表示为100nF/25V、1uF/25V。

(单位中 F V 均要大写，pF nF uF 中的p n u 需要小写)

02、电容表示错误如1uF，…

我们做的就是这件事——给我们三四个月，让你从零基础到独立完成两三个全栈硬件项目，从元器件选型、原理图设计、多层板布线、焊接调试、信号测试等，全部亲手做一遍。

画板最烦的不是难，是重复。改一百个位号、批量调丝印、统一文本格式，手工点一下午，Skill 写几十行几秒跑完。这行老工程师的效率差，一半差在脚本上。

Skill 上手门槛不高，核心就三件事：

先写个小脚本练手：批量把顶层丝印字体改成统一字号。流…

设计文件交给板厂不是丢个 Gerber 就完事。DFM 检查做在前面，板厂返工的次数能少一半，交付资料齐不齐直接决定打样周期。

出图前 DFM 逐项过：

交付资料清单列全：Gerber 全套、NC Drill、叠层结构表、阻抗要求、板材型号与厚…

Gerber 出得漂亮，钻孔文件错了照样白板。钻孔信息藏在 NC Drill 里，孔位、孔径、槽孔、埋盲孔，一项对不上板厂就打样错。

输出钻孔文件前逐项核：

背钻要不要加，先问信号速率和板厚。10G 以上的 SerDes 过孔 stub 影响明…

电源出问题往往不是电源本身，是去耦没做好。芯片高速翻转时瞬间抽电流，去耦电容就是给这个电流提供就近的蓄水池，放远了等于白放。

去耦电容摆放的核心就一条：离引脚越近越好。

电源平面设计同步做。电源层按电流密度开分割，DDR、CPU 内核、IO 各…

约束管理器里定好等长规则只是第一步，真正动手绕线才是考验。Phase Tune 就是 Allegro 给你绕等长的专用工具，用好了不用手工一点点抠线。

实操流程这样走：

绕线不是越多越好。绕到目标值附近就停，超绕的部分反而增加信号传播延迟和损耗…

高速布线不是把线拉通就行，关键是让信号在时序和噪声上都能交差。DDR 和 PCIe 是两块板子上最常见的硬骨头，逻辑都是同一套：控制好长度、阻抗、回流。

DDR 布线先分组再下手：

PCIe 这类高速串行信号，差分对内等长要严，差分对之间留足 …

布局是块板子的骨架，摆件摆明白了，布线省一半力气；摆得随意，后面全是补丁工程。实战里布局不是把器件塞进去，是按信号流和物理约束排优先级。

我摆件的顺序基本固定：

可制造性从布局就开始管。贴片器件朝向统一，电解电容、连接器这些需要二次波峰焊的器件…

叠层不是随便定个层数就完事，Cross-Section 里每一行介质参数，最终都反映在阻抗和成本上。新手常把叠层理解成图层堆叠，其实核心是电场回路和参考平面。

配叠层我盯这几个参数：

阻抗计算别只会用软件默认值。50 欧单端、100 欧差分是基…

原理图画完只是开始，网表导进 PCB Editor 这一步，能把团队里一半的新人卡住。报错千奇百怪，其实九成是库没配齐、路径没指对。

网表导入我按这套流程走：

板框这块也别省事。Design Outline 按结构图建好，原点和板厂资料保持一致…

很多人把 Allegro 的库管理理解成画封装，其实前端原理图符号库才是最先翻车的地方。符号画得随意，属性没定义全，网表导入 PCB 的时候一堆 Unplaced、一堆 missing property，返工全是这里欠的债。

建符号库我习惯按…

File > New > Library > Schematic Library 创建 .SchLib；用 Place > Pin 放置引脚，注意引脚电气类型（Input/Output/Power 等），绘制图形后设置元件属性（位号、值、封…

在原理图中，给差分网络命名为 xxx_P / xxx_N 后缀可被自动识别为差分对；也可用 Place > Directives > Differential Pair 放置差分对指令标定。

在 PCB 中使用 Route > Interac…

点击 Design > Layer Stack Manager（快捷键 D+K），在顶层视图配置信号层、平面层与介质层。

使用 Add Layer / Add Plane 增加信号层或内电层；单击每层可设置名称、铜厚（Copper Thick…