关于Altium Designer 22版本，我实际测过，在此过程中遇到了诸如铺铜之后出现短路情况，规则设置有所遗漏，差分对走线未能对齐等这些具有典型性的坑。
第一步 布局前必须做好的规则预设
开启菜单栏Design，接着找到Rules这一项，将间距规则设置成为6mil，这是关键参数的最优推荐数值，要是太紧，在打板的阶段就容易被工厂错误判定成短路，而且太宽的话，又会浪费掉宝贵的布线空间。进入Routing，可以找到Width子项。创建一个名称为“POWER”的规则，设定Minimum等于8mil, Preferred是10mil, Maximum为20mil。仅仅勾选Net类下面的VCC以及GND网络，如此一来电源线会自动加粗，再也不用手动去调整了。
新手需避开的坑，有这样常见的报错现象，铺铜区域跟信号线之间，会提示“Clearance Constraint Violation”。核心出错道理是，默认的间距规则并未覆盖到铺铜层，也就是Polygon。快速解决的办法是，在Clearance规则当中，将“Where The First Object Matches”选定为“Advanced（Query）”，填入IsPolygon，第二对象选取“All”，把间距设置成8mil。
第二步 布局时按功能模块分组摆放
在原理图界面里，通过按住Shift点选的方式，选中一个模块的全部元器件，接着按快捷键T+S，一键实现跳转到PCB界面。将元件密集地散落在灰色区域之后，按快捷键N，隐藏连接线，随后按快捷键A+G，自动对齐到栅格。核心操作内容为，把电源芯片、滤波电容、电感摆放成“L”型，让电容紧紧贴靠芯片引脚，将间距控制在2mm以内，使高频回路达到最短。
针易入的规避之处，存在常见的报错情况，那便是在进行元件拖拽操作时，飞线呈现杂乱无章乱飞的态势，完全无法理清其连接关系。而核心的出错原因在于，并没有将已有的连线做出锁定举动。至于快速的解决途径则是，先按下快捷键N，接着选择Show Connections，然后点击Net，在弹出的窗口里输入“GND”，如此一来便只展示地线，其他所有的飞线都会被全部隐藏起来，待摆放到稳定状态之后，再按下N并选择Show All进行恢复。
第三步 走线时用差分对工具做等长
先按下快捷键D与R，以此打开Interactive Differential Pair Routing工具。存在两种实操方案的取舍逻辑，其一为手动拉两根单线，此适合低速信号，像LED控制线；其二是使用Differential Pair自动布线，这适合USB2.0、HDMI这类高速信号。实际进行这样的操作：要去点击位于工具栏上的“Differential Pair”这个图标这儿而后行动，先是单击一下起点之处，紧接着按一下Tab这个按键啦，接着设置Width等于6mil而Gap等于8mil且Target Length等于500mil，随后系统会自动地去推挤以此确保误差是处于±5mil这个范围内的。
需要避开相关陷阱，存在这样一种现象，即高频且完整的报错情况是，当走线完成之后, DRC出现了“Diff Pair Net Class Mismatch”这样的报错。有完整解决流程要这样做：先第一步是，去检查原理图当中那差分对命名是不是标准，也就是正端命名为“USB_DP”，而负端是“USB_DN”，并且后缀“_P”和“_N”必须得配对；接着第二步，在PCB面板当中 通过右键选择“Differential Pairs Editor”，手动去关联正负网络；最后第三步，重新按照上面要求走线并且勾选“Tune”选项，自动制作让其长度做到匹配。
有一个方法，它不适用于四层以上的板子，或者射频电路，这原因在于多层板的层叠结构以及阻抗控制更具复杂性。如果碰到BGA封装的密集扇出情况，那么建议改用Allegro的Constraint Manager系统，或者直接交给工厂去做前端的DFM验证，而自己仅仅专注于功能性布局。
