我实际测过Cadence 17.4版本，遇到过原理图没办法导入网表的情况，还碰到PCB封装丢失了一堆这样的情况。
第一步 建立工程与库文件
开启Cadence之后，直接点击菜单栏当中的File，接着选择New，再去选择Project，在弹出的框体里填好工程的名称，像“LED_Test”这种，路径要挑选全英文且没有空格的文件夹。随后在左侧的Project Manager窗口那里点击右键，选择Add to Project，再选择Schematic，从而新建一个原理图页面。
跟着进行库文件关联，点击 Tools → Library Manager，在弹出的窗口里点击 File → New → Library，存储至工程目录下面，将所需的元件库拖拉进去，例如 discrete 库要手动添加，不然后续便找寻不到电阻电容。关键的操作是：库路径必须设置成相对路径，不然更换电脑就会直接报错。
要注意避坑，好多人在新建工程之后直接进入画图阶段，当进行存盘操作的时候出现提示“Library not found”。其原因在于, Cadence默认库路径采用的是绝对路径，一旦将工程拷贝到别的电脑上就无法被识别。解决的办法是，在创建工程时勾选Copy libraries to project，或者以手动方式把库文件放置到工程子目录当中，然后在Library Manager里再进行映射。
第二步 原理图绘制与参数设置
进入 OrCAD Capture 界面要双击原理图页面，调出元件选择框需按 P 键，在 Libraries 下拉菜单里选自己的库，双击以添加元件，放置完成后按 W 键走线并按住 Ctrl 可折线，关键参数推荐走线时网格设为“100mil”，如此后续导出网表不会出现间距警告且画出来也规整。
设定元件参数时，双击元件导致属性框弹出，在Value栏目填写确切数值，像是电阻填写“1k”。接着点击菜单的PSpice 再选择New Simulation Profile，将分析类型设置成Bias Point 也就是直流工作点，这属于成本最低的验证方式。保存之后点击PSpice 再点击Run，等待几秒便可看到节点电压。
【新手避坑】好多新手在开展仿真操作期间碰到“ERROR — Node X is floating”这种告警提示，而这是源于有一个引脚没有连接网络。排查的办法是：在原理图里依照Shift+S去高亮全部尚未连接的引脚，补上线路或者添加0Ω电阻就行。如若报出“Model not found”，这意味着库模型未被指定，通过右键点击元件选择 Edit PSpice Model，在其中手动填入标准模型名，像是“R”。
第三步 网表导入与PCB映射
绘制完原理图后，点击Tools，接着选择Create Netlist，将格式选定为Allegro，从而生成一个.dat文件。启动 Allegro PCB Editor，点击 File，再点击其中的 Import，接着点击 Logic 选项，选取 Create Netlist（User），在界面里指定方才生成的网表文件路径。留意: PCB 的叠层设置务必与网表里保持一致，不然会报错“Logic data not consistent”。
将其进行导入操作之后，点击 Place 并选择 Manual，这时 Component 列表当中就会呈现出所有的元件。用鼠标右键点击并 selec 选 Quickplace，它们就会自动地散布到板面上。要是发觉封装存在问题，比如说 0805 电阻显示成为 TO – 92，那就回到 Capture 里，用鼠标右键点击元件并选 Edit Part，在 PCB Footprint 栏当中把名称改正过来，然后再导出网表。
全网最高频的被报错情况是，报“Symbol ‘R1’ has invalid reference”，新手需避此坑，元件位号带空格或特殊符号如“R_1”是发生此报错的原因，按要求，所有位号中只能用字母和数字，不能用下划线，这是解决方案啦。要是已然绘制完数量众多的元件，那批量修改的方法是，在Capture当中按下 Ctrl+A 进行全选操作，接着点击 Edit 再选择 Properties，在 Reference 这一列直接去替换字符。
如果运用OrCAD协同Allegro去制作16层以上的高速板，建议于PCB导入之后先运行一回Database Check（菜单路径为Tools → Database Check），对潜在的文件损坏情况修复。要是仅仅制作两层的电机驱动板，直白使用PADS Layout反倒更为简便，Cadence的这一流程在这种简易的设计当中显得繁杂多余，还比不上KiCad容易上手。关键的选择逻辑为，在布线密度突出显著，同时信号层数超过4层时, Cadence所具备的优势很明显，而对于简单的双面板而言，建议直接选用PADS或者立创EDA。
