我测过Cadence Allegro 17.4版本，在差分对等长匹配进程里，遭遇过地线参考层被误删除以至于阻抗彻底紊乱的情况。
第一步：先找回丢失的参考层再动等长
不要才一开始就赶忙去拉线，运用Analyze→SI/EMI Sim→Model Integrity，先来讲要把差分对的叠层构造给调出来进而进行核对，在Cross – section面板内里查看目标层的Reference Plane如若显示为None那便是参考层遗漏了。
1. 开启Constraints，进入Constraint Manager，找到Electrical，再进入Routing，进而找到Differential Pair。
2. 选定目标差分对，右键选择Properties。
3. 在Net Properties对话框当中，把Reference Type设置成Plane，并且填写上正确的参考层名，比如说GND或者VCC。
4. 点击Apply保存。
【新手避坑】
常见的报错情况是，等长匹配已经完成，可是在仿真的时候发现，阻抗发生了突变，突变的结果是到了80Ω以下。
主要原因在于，参考层信息出现遗失，进而导致Allegro依据自由空间来计算长度。
快捷解决途径：在Physical约束里头再度指定Reference Plane的名称，接着再运行Update DRC。
第二步：用SigXplorer精准设定等长目标值
等长匹配可不是随意拉下长度差就可以的，它是需要依据信号传输延迟来进行计算的。要想办法运用SigXplorer这样来调出那个差分对模型，并且要按照Pin-to-Pin Delay的情况来设定目标值。
1. 在Allegro里，将差分对选中，接着右键，然后点击Analysis，随后再点击SigXplorer。
2. 在SigXplorer窗口当中，去点击Setup，接着选Electrical Constraint Set。
3. 在Frequency/Timing标签页里，将Target Delay设定成500ps，这是10Gbps信号的最优推荐数值，可有效平衡时钟抖动以及眼图开度。
4. 在传播延迟的情况下，输入的正负公差是正负十皮秒。
【新手避坑】
常见报错：设定的等长容差在DRC后过严，导致大量违反。
核心原因：没考虑PCB板材的介电常数误差（通常±5%）。
快速解决的办法是：在实际的生产当中，将容差放宽至正负二十皮秒，并且，把等长长度差控制在正负十五密耳内。
第三步：拉线时手动匹配而非依赖自动
要是在单层走线的情况下，自动等长工具，像是那个Auto-Interactive Delay Tune，用起来是挺好用的，只不过呢，一旦差分对跑到跨层的情况，或者是必须要绕障碍的时候，就特别容易出现跑偏的情况了。反而是手动去操作Route→Unsupported Prototype→Delay Tune，这样会更加稳定些。
1. 先要确定主要行走的线路路径，接着，运用Route→Connect这个操作去拉伸出基线。
2. 接着运用Delay Tune工具，经由选择蛇形绕线的模式，随后将设定其中Amp也就是振幅的值为15mil，而与Amp也就是前述振幅相并列平行的Gap相关间距的值设定为25mil，这是因为按照这样的设定是能够避免使得串扰出现的。
3. 每完成一段环绕之后，借助Reports→Differential Pair Analysis去查看实时的长度差值。逗号，这是一个表示停顿的标点符号。
【新手避坑】
常见报错：蛇形绕线后信号眼图出现塌陷。
关键原因在于，出现了绕线振幅过大这种情况，此过大的程度是超过了20mil，或者存在间距过小的情况，该过小的间距是小于20mil，进而导致差分对内产生了耦合干扰。
能迅速用于解决某个问题的办法是，维持Amp处于小于等于20mil的状态，并且Gap要大于等于Amp乘以1.5。
两种实操方案对比：平面绕线vs立交桥绕线
面向差分层空间充裕的PCB的平面绕线，在原层借助Delay Tune来绕制蛇形线，操作简便, DRC通过率超九成五，然而其弊病在于占据板的面积较大，不适用于高密度板。
面对立交桥绕线这种情况，是要借助换层，像从L3跳跃到L5这样的方式，结合过孔达成等长效果。这样的做法适用于空间受到限制的设计情况里，不过存在需要额外去考量过孔寄生电容这一问题，其典型值为0.3pF/个，而且换层之后参考层有可能并不连续。
逻辑作出取舍：要是差分对速率比10Gbps 低，并且板面积处于宽松状态，那么优先采用平面绕线；要是速率达到≥25Gbps，也或是空间处于紧张情况，那么就必须采用立交桥绕线，并且要往过孔的两侧添加回流地过孔。
高频完整报错：DRC报错“Differential Pair Length Mismatch Exceeds Tolerance”
完整解决流程：
1. 开启Constraints，进而进入Constraint Manager，寻觅那差分对，核查Target Delay以及Tolerance的值。
2. 选用Reports→Differential Pair Analysis来输出长度方面的数据，还要去判断究竟哪一端超差，是正端超差，还是负端超差。
3. 要是正端特别长，那么运用Delay Tune在负端添加绕线，幅度依照15mil逐步调整，每调整一回就刷新报告。
4. 如果负端部分呈现出超长的情况，那么就在正端进行加绕线的操作，或者是缩短负端的走线（当然需要避开其他有走线的区域）。
5. 调整好之后，借助Tools→Update DRC再检查，确保使违反的数量回归到零。
此方法存在局限，当差分对长度差超出500mil时，手动绕线效率低下，直接转而采用自动Delay Tune并搭配走线等长模板（比如SPICE模型）会更节省时间。替代办法是生成等长组，使工具自动达成平衡。
