实乃我测过Cadence Allegro 22.1以及Altium Designer 24.4.2这两套主流工具，经历过PCB设计协作期间，文件相互转换时出现崩溃情况，还有库管理呈现混乱态势导致BOM出现错位这种的坑陷之处。
第一坑：功能对比别只看宣传册
有许多工程师在进行EDA选型时，其最初的反应便是去拉表格来对比功能列表，这种事情我做过三次，然而每一次都被坑得很惨。比如说，有一款国产工具宣称支持“一键扇出”，可在实际运用时，它仅仅可以对BGA封装进行自动处理，对于普通的QFP封装而言，还得手动一根一根地拉线。
第一步：列出你未来三个月的核心设计清单
开启项目管理系统，将下面三个月所要制作的板子类型记录下来，有数字电源板，有MCU最小系统坂，有高速差分信号板，对于每一类板子，标明器件中引脚数最多的那个，标明最小的线宽线距，标明关键信号的速率。
操作通行的路线方式为，从文件浏览器开始，去着手构建出一个全新的excel表格，给其内部列表所设定的名称分别是板卡类型，以及核心芯片内容，还有引脚的数量，最小的线路宽度数值，最高的信号传输速率情况，所堆叠起来的层数信息，并包括量产方面的预期展望后所形成的内容。
【新手避坑】：常见错误为仅列出“要进行 PCB 设计”，却未细分具体场景，因如此，在挑选 Cadence 后，才发觉项目通通是两层板，从而白白耗费时间去学习高级功能。解决办法是：直接拿一块已制作完毕的板子的参数来套用，工具能不能用对方的打开、是否能够完整无误导入，经过一回测试就能知晓。
第二步：用真实项目跑一跑导入导出流程
别只是单单盯着演示动画。去找一个你从来没有使用过的工具，将之前的项目文件导入进去，着重去点开“文件”菜单下的“导入”和“导出”子菜单，查看支持的是哪些格式。我尝试过一款工具，它声称支持Altium格式，然而结果却是原理图整体出现了200mil的偏移，封装全部都散开了。
操作的路径走向为，先开启 EDA 工具，接着进入文件选项，再进入导入向导，随后选定目标文件格式，之后点击“开始导入”，最后查看日志窗口有没有“unresolved pin”或者“missing footprint” 这类警告。
想要操作，先引入的参数是在导入这个行为发生的时候，需要去勾选“保留网络名”这个选项，同时还要勾选“保留参考编号”，然而呢, “自动匹配封装”是不在勾选的选项中的，这就是全部的操作参数情况了。
【新手避坑】：导入之后出现报错显示“no library found”，并非代表那工具是不行的，而是因为你没有将源库文件一块儿给拷过来。解决办法如下：把项目文件夹给打开，去找到后缀是.LIB或者.SCHLIB的文件，将其放置到工具默认的库路径下。
第二坑：库管理才是决定生死的核心
大部分人将 EDA 选型百分之八十的精力投放于布线引擎上，然而项目进行到一半的时候，却发觉库里的电阻封装是 0603，而实际需要使用的是 0402，一个人花费一整天时间去修改，团队中的五个人因此陷入停滞状态。
第三步：实测库同步机制
塑造3个惯常运用的器件，分别是一个电阻，一个电容，一个MCU，在原理图里将电阻的阻值由1k转变为10k，接着点击“更新PCB”，去查看封装库是不是会自动进行同步，操作的路径是，原理图编辑器，选中器件，属性面板，双击“Value”字段，修改值，点击工具菜单，更新PCB文档，查看同步报告。
值得推荐用于参数展示的最优数值是这样子的数值：先建议选择那种能够支持云端库实时同步功能的方案，而且这个库在进行更新的时候所产生的延迟绝对不可以超过五秒钟。给出这样建议的原因是这样的：当团队里的五个人同时展开不同操作的时候，比如说修改了一个封装，那么其他所有人会立刻收到相应的推送消息，如此一来就绝对不会出现有人拿着老版本的封装去进行投板这样的情况发生了。
【新手避坑】要是不存在同步支持情况，那就通过手动方式来进行导网表操作，在Altium当中借助同时按下快捷键D与N，接着选择“Update PCB”选项，在Cadence里运用“Netlist in”命令。不过需要留意，以手动方式去导网表的话会导致未被锁定的走线以及铜皮出现丢失情况，相应解决办法为：在开始导网表之前，先借助快捷键T与M将所有已经完成布线的部分进行锁定。
高频报错与完整解决流程
产生报错的现象是，在将Altium项目导入到Cadence时，弹出了一个窗口显示“Error: Pin count mismatch for U1”，之后便导致整块板子无法再继续操作。其核心导致出错的原因在于, Altium里面MCU的封装是64脚，而Cadence库里却自动将其匹配成为了48脚的版本。先是要有完整解决流程，其一，最初的步骤是，在Cadence库管理器当中去搜索“STM32F103C8T6”，而后对封装信息确认 标点符号；其二，接着手动去创建新的封装，将焊盘尺寸设定为1.2mm×0.6mm 标点符号；其三，之后在原理图符号编辑器里面，对引脚数量加以更改，把它变为64，且应与新封装逐一对应 标点符号；其四，最后重新生成网表，再进行导入 标点符号。
两种方案对比取舍
选项A：具备全功能的EDA（像是Cadence），适宜用于四层以及超过四层的高速板、射频板、大规模的FPGA设计。选项B：属于轻量级的EDA（例如KiCad 7.0），适用于两层板、低成本的、开源的项目。要是团队仅仅只有三个人，且项目周期很紧张，提议选择轻量级的，由于全功能工具的学习成本会耗费你三周的时间，而轻量级的三天就能掌握。
结尾：哪些情况不适用这个选型逻辑
若你的项目属于RF毫米波模块，或者是电源模块当中嵌入了平面变压器，那么上述流程极有可能在仿真精度这里遭遇阻碍。替代的方案是：直接向原厂的FAE索要参考设计以及配套的工具包，而非自行去折腾选型这一行为。
