我进行了实测，针对具有1.6mm板厚的四层板，我踩入了这样一个坑，即当踩过设为5mil的差分线间距时，结果阻抗一下子飙升到了120Ω。
线间距参数最优推荐值
第一个步骤是开启叠层工具来明确目标阻抗，在Allegro里点击Setup→Cross – Section，先设定好层叠厚度，表层铜厚为1oz，介质层厚度依照板材规格填写为12.6mil，参考层设定成GND和POWER。起到关键作用的参数是线宽与线间距二者的配合，我通过实际测量得出推荐数值，其中差分线宽为5mil，线间距是8mil，如此一来阻抗能够稳定地处于90Ω±5%的范围内。原因十分简单，如果间距过小就会导致耦合过于强烈，进而使得阻抗偏低，要是间距过大则会使得耦合不足，造成阻抗偏高。8mil是达成耦合与阻抗两者平衡状态的最为理想的解决方案。
新人避让陷阱情况，好多人直接复制网络上的5/5规则，也就是线宽5mil间距5mil，然而阻抗实际测量下来仅有75Ω，这是由于忽视了板厚以及介电常数的差异。正确的举措是先运行一回Polar Si9000进行计算，去确认目标阻抗所对应的间距数值。
两种走线方案对比
在第二步进行画线操作时，针对于走线比较密集的区域而言，我实际测试了两种不同的方案。其中，方案A是其间距始终保持恒定的8mil，在整个过程中走线宽度为5mil，并且差分对内部的间距不会发生改变，这种方案适宜高速差分信号比如像USB3.0或者HDMI之类的情况。而方案B则是其间距会随着某种情况而发生变化，在空间比较紧张的BGA扇出区域会将间距压缩到6mil，同时线宽缩小到4mil，以此用来保持阻抗处于稳定状态，这种方案适用于诸如DDR数据线等空间受到限制的场景。对于取舍而言，其逻辑清晰呈现为，方案A的信号质量更具优势，然而它会占用较大的板面积，方案B则能够节省空间，不过却需要手动对线宽调整来补偿，稍有误差就容易出现问题。
方案B里很常见的报错是阻抗匹配失败，这一情况呈现为眼图测试时抖动超出标准，其成因在于间距发生变化时未同步对线宽调整，进而导致阻抗出现突变，解决的办法是在Polar当中重新去计算变化之后的线宽，并且在Allegro里的Constraint Manager中设置区域规则，像在BGA区强制线宽为4mil且线间距为6mil。
完整报错与解决流程
第三步做的事情是跑仿真验证，我在AD当中碰到了一个高频完整的报错，报错内容为: ERROR: Impedance mismatch at Net D+ (target 90Ω, actual 112Ω)。如下是完整解决流程：先返回Cross – Section，确认那层叠参数；接着选中差分对，右键点Properties，查看线宽和间距；发觉间距被错误设置成10mil，使得阻抗偏高。随后把间距改成8mil，并且在Route菜单下选择Tune Differential Pair，用蛇形线补偿长度差。最后重新跑仿真，报错消失，阻抗稳定在89.5Ω。
【新手避坑】呢么报错的源头，有可能是出自参考层它不连续的情况，就好比说那种互相差分的线，它跨越了分割开来的沟槽。要是在更改了间距之后，还是出现报错的情况，那就去检查一下参考层是不是完整，具体查看的方法为，进到Display这个界面→找到Layer这个选项，然后单独把参考层显示出来，瞅瞅走线的下方有没有存在大片的铜皮是缺失不见的哩。
这套方法，不适用于柔性电路板，不适用于极薄板厚场景，原因在于材料介电常数存在差异，在于加工工艺存在差异。替代方案为，改用共面波导结构，或者直接找板厂提供叠层阻抗计算表，通过手工调整线宽间距至目标值。
