就本人实际测试过的DDR5 6400MHz高速信号链路以及FPGA核心电源域而言, 是踩过因动态频率调整逻辑出现混乱以及IR Drop从而致使逻辑误判这样的坑的, 而新手依照步骤逐一进行操作, 便能够轻松躲开这类常见问题。
第一步：细化电源轨的负载瞬态响应
操作的路径, 是要先打开那个电源仿真工具, 像Cadence Sigrity PowerDC这样的, 然后从中选上当VDDQ的核心电源轨, 接着要去设置负载电流, 让它从5A逐步跳跃到15A, 上升沿的时间得设定为1μs, 并且目标阻抗要把控在0.5Ω以下。
以下是操作步骤: 于“Target Impedance”栏之中填入0.5Ω, 将去藕电容的ESR值设定为10mΩ, 对电容数量进行调整, 使其至少为10颗MLCC（0603封装）, 观察仿真曲线是否稳定于40mV纹波范围之内。
【新手避坑】
常规出现的报错情况为, 阶跃响应呈现出振荡的状况, 纹波超出了八十毫伏。核心致使出错的缘由在于, 电容的布局距离负载过于遥远, 在ESL叠加之后高频抑制的效果失效了。能够快速进行解决的办法是, 把电容放置在负载引脚范围不超过三毫米的区域内, 防止因孔径过长而传导的过孔引入寄生电感。
第二步：动态电压调节的时钟同步校准
操作具体路径如下, 于SoC的PMIC固件配置菜单里找到名为“DVFS_AVS_TABLE”的选项, 而后进入“Voltage Step Threshold”这一子项, 接着把步进值设定为12.5mV/μs。
步骤安排: 把Vcore电压由0.85V改变为1.05V, 将步进等待时间设定成2μs, 与此同时于逻辑分析仪之上对PLL锁定状态予以监测, 保证频率发生切换之际不存在毛刺。
【新手避坑】
常在的报错有, 频率切换的那一瞬间出现时钟失锁的情况, 进而引发数据总线逻辑方面的错误。核心的出错缘由是, Vcore上升的速率与PLL带宽响应时间不匹配。迅速的解决办法含有, 把DVFS步进速率调整为8mV/μs, 并且在PLL供电引脚之前增加一级RC滤波, 也就是10nF电容串联1Ω电阻。
有着关键参数的最优推荐数值, 目标电压纹波系数应当小于或等于百分之三 设置理由为, 一旦超过百分之三, 便会干脆导致高速收发器的眼图闭合, 进而增加误码率, 然而要是低于百分之三, 却又需要额外的电容这一成本, 百分之三乃是量产跟性能的平衡点。
第三步：IR Drop热区定点补偿
操作的路径是, 于PCB布局工具之内, 将电源完整性分析视图予以打开, 对核心芯片底部BGA焊盘区域开展定位, 去查找那电压降超出5%的热点。
操作步骤如下, 针对每一个热点区域, 要在BGA背板侧添加最少两颗100nF的电容, 以及一颗10μF的电容, 过孔数量要从两个增加到六个, 铜皮宽度需加宽至30mil往上。
【新手避坑】
常出现的报错情况是, 经过实测发现, VDDQ电压在处于满载状态的时候, 会下跌到1.12V, 而标准的电压是1.2V, 这就致使DDR初始化遭遇失败。其核心出现错误的原因在于, BGA区域的过孔电感过大, 并且没有使用电源隔离岛。快速的解决办法是, 在BGA底部把内层铜皮弄成挖空的状态, 去设计一个独立的电源岛, 将过孔间距缩小到0.8mm, 经过实测, 压降恢复到了1.18V。
两种实操方案对比：
方案A: 将主电源层铜厚加大到2oz, 以此降低直流电阻, 此方案适用于低密度大功率的场景。方案B: 运用多过孔进行并联, 再加上局部电容阵, 该方案适合于高密度BGA封装且不能加厚铜层的场景。取舍的逻辑是这样的: 要是布线空间充足, 并且散热条件良好, 那就选择方案A；若是板厚受到限制, 而且需要快速进行迭代, 那就选择方案B, 因为局部分散补偿更为灵活。
高频完整报错：
出现报错的现象是, 高速SerDes通道在进行功耗优化之后, 频繁地出现链路不稳定的情况, 并且报出“Signal Integrity Violation”。解决的流程是, 第一步, 将DVFS功能关闭, 去确认是不是电压波动所引发的；第二步，使用示波器测量核心电源轨, 发现有200mV的毛刺；第三步, 在毛刺的源头也就是功率管开关节点处, 增加一组RC snubber（100pF+2.2Ω）, 使得毛刺下降到30mV；第四步, 再次启动DVFS, SerDes链路变得稳定。
此方法不适用的场景是: 针对纯无源传输线, 对于无有源电源管理的极低功耗电路, 像简单传感器网络, 上述三步优化会带来不必要的元件成本以及布局复杂度。替代方案为: 直接运用LDO供电, 比如AMS1117, 搭配单颗22μF钽电容就能满足稳定性, 不需要多层去耦以及动态电压调整。
