对于Cadence Allegro 17.4版本，我是进行过实地测试的，在这过程中无数次遭遇了DRC电气规则校验发出的报错情况。
DRC电气规则校验设置到底在哪里
刚一开始，狠多号人物便直接去点那个“DRC”按钮，然而随后觉察到规则压根就没弄妥善。确切的路径是这样的: 先将菜单栏打开，找到 Setup, 接着点击 Constraints，再点击那 Constraint Manager。在弹出的窗口当中, 寻觅到 Electrical 选项卡，此地才是进行DRC电气规则校验工作的关键所在区域。
关于新手需要避开的坑，存在常见的报错情况，即出现“No electrical constraints defined”这样的提示。其出错具备一定原因，那就是直接在PCB Editor里点击DRC, 然而在约束管理器里面却压根没有设置任何规则。而解决的办法是，不要急着去运行DRC，要进入Constraint Manager把网络分类设置妥当。
如何设定关键参数避开常见报错
在Electrical 那个选项卡下，寻觅至 Net 接着是 Routing 再接着是 Wiring，双击你所要去设置的网络组。这儿存在一个关键的参数: Min Line Width。我所给出的推荐数值是 5mil，千万不要低于 4mil，不然的话厂家的良率就会出现暴跌啦。
报错信息呈现为“Min Line Width violation”，此为【新手避坑】相关内容，而出错原因乃走线范畴小于规则所限定的数值。解决方法: 开启Constraint Manager, 在Physical选项卡中将Min Line Width调整为5mil，接着返回PCB Editor按下F5刷新规则，再度进行走线。
两种实操方案对比帮你选对路
方案A: 通过手动方式来设置规则，适用场景是板子比较简略、网络数量较少，步骤为Setup，接着是Constraints，再然后是Constraint Manager ，要逐一项地填入参数，优点是可控性比较强，缺点是耗费时间长 , 还容易出现漏设的情况。
方案B: 将规则模板进行导入。适用场景为: 复杂的多层板。步骤是: File → Import → Constraints，从中选择一个现成的.dcf文件。优点在于: 能够快速实现统一。缺点是：模板不一定契合你的特殊需求。
针对新手的避坑提示，出现了这样的报错，即“Constraints not found”，其出错的原因是，所导入的模板文件路径当中含有中文字符或者空格 , 而解决的办法是，将模板文件复制到全是英文的路径之下，再重新进行导入。
完整报错与解决流程
频繁出现的错误提示为: “DRC Error: Electrical spacing violation”，呈现出来的情况是：绿色的DRC标记完完全全地布满了整个板子。
解决流程是这样的：在初始阶段，去打开 Display 之后紧跟进入 DRC Browser，以此来查看明确的错误坐标；下面把鼠标放置并双击错误条目，进而借着这一操作自动跳往问题所在位置；最后一步, 查看并检查走线是不是处于距离过孔特别近的情况，借助 Edit 后续的 Move 来对走线位置调整，并且间距起码要维持在 5mil 这么一个数值。第四步，去运行一回 Tools → DB Check，将 Update all DRC 勾选。第五步，再度去运行 DRC Update, 直至报错消除为零。
来讲要避免踩坑，报错呈现出连片出现的情况，其出错的原因在于，规则设定完成之后没有进行刷新操作, 解决的办法是，在设定完规则后, 强制实行 Edit → Z-Copy 复制规则到所有的层，之后再运行 DRC。
这个办法不适用于模拟电路，也不适用于高频射频板的那种场景, 在那种场景下电气规则校验要配合仿真工具并且单独去做。要是你的板子存在差分对，或者存在高速信号，那么建议改用Sigrity或者HyperLynx进行专项验证，不要一直执着于Allegro自带的DRC校验。
