我实际测过Allegro的17.4版本，曾踩过因差分对等长匹配不合适而导致信号完整性上出现问题的坑，也踩过因电源层分割不恰当进而引发地弹的坑。
怎么优化高速模拟信号的完整性
当前，存在诸多板子，其需对毫米波或者高速ADC信号处理。以往那种粗放型的布线方式，极难确保性能。最初的时候，我并未留意阻抗匹配，直接采用默认线宽来走线。结果，在对眼图测试时，发现抖动情况很严重。而后，我学习运用SI9000阻抗计算工具，依据板厂所提供的叠层参数，精准计算出单端50欧姆以及差分100欧姆所需的线宽与间距。模拟信号进行走线时，要与高速数字部分做好隔离措施，将相邻层铺铜当作隔离带，这是常用的手段。串扰常常在模拟走线过长或过近时出现。
怎样设置高速层级叠构最好用
叠层设计使得电源完整性以及信号回流路径能确定。往昔我于布局布线时出现过差错，仅仅留意走线可就是没重视参考平面的返回路径，从而导致高频信号路径不完整，进而产生了比较严重的串扰以及EMI。一种正确的叠层配置，就像那种8层1.6mm厚的板，我个人所推崇的搭配是：顶层用于走线，接着是接地层，然后是信号层，再接着是电源层，之后是核心板，跟着又是接地层，再之后是信号层，最后是底层走线。关键之处在于要保证高速信号线紧紧挨着其返回平面，覆铜能够形成可靠的参考路径。这样设计能让信号回流路径最短，有效抑制电磁干扰。
高速数字差分线怎么保证等长
差分对实际的情况里，两条走线长度的差异不能过大。许多工具自身带有等长蛇形绕线功能，只是如果设置不合适就会适得其反。我这儿分享一个实际的操作步骤。先在Allegro软件当中先完成差分对的基本布线以及间距指定。批量处理了错误，这项操作不值得大家去反复琢磨。为解决这个问题是否足够呢？你必定要确保两条线的时延差在被允许的范围内变动。
