Verilog

数字集成电路设计流程里，网表导出是关键一项，它会把逻辑综合后的门级网表，转变成物理设计工具可识别、处理的文件格式，此过程直接关联后续布局布线的质量和效率

Cadence是电子设计自动化领域里具有核心特性的工具，它的价值并非仅仅局限于软件自身，而是更着重于怎样把它融合进芯片设计的流程当中

数字芯片设计流程里，网表导入属于关键一步，它会把用硬件描述语言（像Verilog）编写而成的逻辑设计，转变成EDA工具能够识别且能处理的电路连接关系描述文件。此过程看起来简单