高速电路设计

俺个人亲自进行了Cadence Sigrity 2023以及HyperLynx 9.0的实际测试，经历过因为阻…

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#仿真优化

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实测Cadence Allegro 17.4，踩过差分对动态相位误差超标的坑。高速电路的核心存在两条

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#CadenceAllegro

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我测过Altium Designer 23.8.1，遭遇过DDR3数据线等长误差超出标准导致系统陷入死锁的情况…

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#4

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对于硬件工程师而言，高速电路设计是一道无法避开的关卡。一旦信号速率超过百兆，那种传统的“连线通就能运行”的想法…

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#PCB

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被视作高深的高速电路设计当中，其核心实际是要处理好信号以及电流在高速跳变情况下的物理行为，许多工程师于低速设计…

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#信号完整性

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Cadence PCB设计软件到底该怎么选众多才开始接触PCB设计的友人，都会在挑选什么工具这件事上犯难，Ca…

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#Allegro

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现今电子设备性能得到提升方面，高速电路设计算是关键要点之所在，信号于传输期间维持完整且稳定是其核心，伴随工作频…

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#PCB布局布线

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高速PCB设计里，走线宽度适配阻抗属关键环节，是其直接关联信号完整以及系统稳定，阻抗不配比那会导致信号反射、过…

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#EDA软件

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