智行者IC社区6/25高速PCB抗干扰布局布线三步走 实测电源地线优化避坑指南这次是由我亲自进行了四层板高速CAN通信电路的实测，过程中我遭遇过信号反射导致通信失败的情况，只要依照步骤逐个…技术分享#41.5K 000
智行者IC社区6/19高速电路布线怎么画？这篇实战笔记全讲透我亲自进行了Cadence Allegro 17.4版本的实际测量，遭遇了信号反射导致时钟抖动、蛇形线阻抗不连…技术分享#信号完整性2K 000
智行者IC社区6/15高速电路布线走线实测 避开信号完整性坑点我进行了 Altium Designer 22 的测试，用它来制作 4 层高速电路板，在此过程中我遭遇了过孔反…技术分享#信号完整性874 000
智行者IC社区6/6Cadence PCB布局布线功能实战 新手避坑指南我实际测试 Cadence 17.4 版本，遭遇过走线断裂的情况、面临过约束规则冲突的情况、碰到过动态铜皮报错…技术分享#Cadence1.4K 000
智行者IC社区5/23Cadence设计规则实操避坑指南自己实际测试了Cadence 17.4 Allegro版本，经历过DRC（设计规则检查）报错怎么都运行不畅的困…技术分享#Cadence999 000
智行者IC社区5/15PCB设计常见问题 资深工程师实测避坑实操攻略我自身实际测试了Altium Designer 22.9这款软件，经历过像过孔DRC报错、丝印阻焊出现偏差这样…技术分享#41.5K 000
智行者IC社区5/13EDA工具实测对比实操教程 覆盖主流工具落地选型细节实测Synopsys V - 2023.03，实测Cadence 202209，实测国产礼动EDA V3.2，…技术分享#512.1K 000
智行者IC社区5/8PCB Layout新手避坑：三步实操搞定阻抗等长与报错修复有过Altium Designer 22.6的实测经历，曾为默认线宽导致50欧姆阻抗偏差达30%而踩坑。技术分享#41.2K 000
