### [SDRAM地址线等长别逐个设pin pair，SigXplorer一把批量搞定](https://www.zxzic.com/article/9022.html)

**Published:** 2026-10-13T14:00:00

**Author:** 智行者IC社区

**Excerpt:** U2到U5/U6/U7的地址线一根根设pin pair太累。正确姿势是新建Electrical CSet，把同…

SDRAM一组地址线，U2扇到U5、U6、U7，一根根给net设pin pair，设过的都懂有多烦。其实正确做法是建个CSet模型，让这组net共用一套等长规则。

### 建CSet

规则管理器（Constraint Manager）里Electrical规则下随便选一个net，右键新建Electrical CSet。一定自己起个好认的名字，不起名它拿当前net名自动命名，回头你认不出。

![SDRAM地址线等长别逐个设pin pair，SigXplorer一把批量搞定图1](https://aka.doubaocdn.com/s/t9TQubROPc)

### 套用+进SigXplorer

把同组、同拓扑、要一起等长的net都套上这个CSet。对着任意一个CSet右键选Sigxplorer进模型界面，不方便看就先把符号位置拖一拖。

![SDRAM地址线等长别逐个设pin pair，SigXplorer一把批量搞定图2](https://aka.doubaocdn.com/s/7Dn2rtgobN)

菜单Set→Constraints（Alt+S然后C），选Rel Prop Delay（相对等长，常用；Prop Delay也能设，但用的是最大最小值）。

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几个关键项：

-   From&to：从Pins/Tees里选起始端和结束端。
-   Scope：一般选Global。
-   Delta Type/Delta：增量，一般选None。
-   Tol Type/Tolerance：公差形式，选长度/延时/百分比，再填对应值。

Add把规则加进模型，OK/Apply生效。

### 更新回CM

菜单File→Update把模型和规则更新回规则管理器，等长组就建好了。

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> **踩坑记录：**
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> 1\. 套了CSet的网络显示红色——说明这些网络的拓扑跟模型对不上，模型调用失败，不是软件bug，得检查是不是把不同拓扑的网塞进同一个CSet了。
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> 2\. CSet没起名，规则管理器里一堆以net命名的CSet，后期维护全靠猜。
> 
> 3\. 忘了File→Update回写，SigXplorer里设得再漂亮，CM里还是老样子。

**Tags:** Allegro, Cadence, EDA工具, PCB设计, SigXplorer, 等长

**Categories:** Allegro使用

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