### [高速信号Stub太难看？Allegro 17.2背钻设置照着抄就行](https://www.zxzic.com/article/9004.html)

**Published:** 2026-10-13T03:00:00

**Author:** 智行者IC社区

**Excerpt:** 背钻就是把通孔多余的Stub镀层钻掉。记一遍Allegro 17.2从Drill Pair确认、Constra…

高速信号走通孔，背面那截Stub就是个小反射源。速率上来之后这截残桩留着会出问题，所以得背钻（Back Drill）把它钻掉。17.2这块比16.6顺，规则都塞在Constraint Manager里。

### 原理一句话

通孔先正常金属化电镀，再从板表面反向钻，钻到指定层就停，把该层以下的多余镀层清掉，孔金属化在钻入点截止。本质就是控制Stub长度。

### 动手前两件事

-   Manufacture→NC→Drill Customization里先确认钻孔对（Drill Pair）配好了，背钻必须挂在已有钻孔对上。
-   Cross-Section层叠先设对，背钻得知道从哪层起钻、钻到哪层停。

### 建规则

Setup→Constraints→Constraint Manager，左边Physical→Physical Constraint Set→Back Drill，右键Create→Back Drill Definition，起个名比如BackDrill\_Rule1。

选中规则，底下Constraint区填关键参数：

![高速信号Stub太难看？Allegro 17.2背钻设置照着抄就行图1](https://cdn.zxzic.com/public/uploads/gallery/original/2026/09/22/202609221790106520_processed.webp)

-   Drill Layer：起钻层，比如从Top钻。
-   Reference Layer：终止层，钻到某层为止不钻穿，这个直接决定Stub剩多长。
-   Back Drill Tolerance：留余量，一般+5mil，防钻头磨损和板材偏差没钻干净。
-   Back Drill Diameter：必须比原始通孔直径大，原孔0.2mm就设0.3~0.4mm，具体得问板厂。

### 分配网络+生成

切到Net标签页，找到要背钻的网络（PCIE\_TX\_P、高速时钟、差分对这些），在Referenced Back Drill Definition列选刚才那条规则。回主界面Manufacture→NC→Back Drill，点Generate，系统会生成带BD前缀之类特殊标记的新钻孔符号。

### 验证

-   View→3D Models开3D视图，看该层以下过孔是不是变空心、被背钻了。
-   出Drill Legend核对背钻符号和尺寸。
-   Tools→Database Check跑一遍，别冒出物理间距错误。

> **踩坑记录：**
> 
> 1\. 背钻深度公差板厂那边通常±2~4mil，出图前一定先跟厂确认最大/最小背钻深度，别自己拍脑袋。
> 
> 2\. 背钻孔孔径比通孔大一圈，周围Clearance会变大，布局时得给背钻孔留足空间，别贴着装。
> 
> 3\. 大面积电源地过孔别跟着背钻，纯属给自己加阻抗不连续，除非必要。

**Tags:** Allegro, Cadence, EDA工具, PCB设计, 背钻, 高速信号

**Categories:** Allegro使用

---