### [Cadence高级功能实战 几招搞定芯片设计难题](https://www.zxzic.com/article/4253.html)

**Published:** 2026-06-18T11:02:26

**Author:** 智行者IC社区

**Excerpt:** 实测Cadence Virtuoso IC6.1.7版本的是本人, 踩过会致使仿真因功能配置不恰当而卡死以及版图DRC错误报告多得几乎泛滥成灾这类坑的是本人

实测Cadence Virtuoso IC6.1.7版本的是本人, 踩过会致使仿真因功能配置不恰当而卡死以及版图DRC错误报告多得几乎泛滥成灾这类坑的是本人, 新手只要依照步骤逐个依次去操作, 便能轻轻松松回避此类常见的些问题。

## 仿真环境怎么配置才不卡死

当我头一回运用Cadence去开展混合信号仿真之际, 我将全部的模块都放置到同一个config视图当中, 意想不到地是, ADE XL刚一启动, 便出现了内存溢出的状况。随后, 有了新的发现, 核心问题是存在于仿真器选择以及精度参数方面的。

**第1步 打开ADE L窗口**

于Virtuoso主界面之中, 将原理图给予选中, 接着点击菜单栏的“Launch”之后再选取“ADE L”。于弹出的窗口里面, 于“Setup”下拉菜单那儿挑选“Simulator”, 此必须要手动去指定为“spectre”, 而不要采用默认的“ams”或者“ultrasim”, 要是不然的话, 混合信号进行仿真的时候极其容易出现报错的情况。

【新手需避之坑】新手往往最爱直接去点“Run”, 然而要是你并未对Simulator进行修改, Cadence便会调用默认的hspiceD, 进而致使模型出现不兼容的状况, 弹出“Model not found”这样的错误。解决该问题的办法是回到Setup菜单那里, 再次去选择spectre, 之后点击“Save State”来保存当下的配置。

**第2步 设置关键精度参数**

于 ADE L 窗口之中, 点取“Options” , 接着点击“Analog” , 寻觅到“reltol” 字段一处, 随后将其默认值 1e – 3 变更成为 1e – 6。此参数用以把控仿真收敛的相对容差 , 在改小之后能够明显降低由不收敛所引发的仿真中断。

许多工程师, 为了去追求速度, 将reltol设置成1e – 2, 导致仿真运行完毕之后, 波形全部都是毛刺。不要贪图快速, 1e – 6是我通过实际测试得出的最优推荐数值, 在速度以及精度之间的平衡最为良好, 格外适用于模拟前端电路。

**第3步 启用多核加速**

于“Setup”指向的“Environment”当中, 将“Automatic”侧边的小框予以勾选处理, 接着以手动方式填入“+mt=4”。如此操作能够实现调用4个CPU核心进行并行计算的目的, 进而达成把仿真时间缩短大约60%之所求。

新手要避开这个坑, 要是你的电脑仅仅只有两个核心, 那么写加上十六, 反而会致使速度被拖慢, 这是由于线程进行切换时的消耗要比收益大。要先去把任务管理器给打开, 以此来确认CPU的核心数量, 然后再按照实际情况去填写数值。

## 版图DRC错误怎么一键定位

版图绘制完成之后去运行DRC, 结果出现了上百条错误提示, 一条一条地通过手工去查找会让人查到精神崩溃。我历经摸索探寻到了一套能够直接进行定位的办法, 其速度比去翻阅Help文档要快上五倍。

**方案一 直接点选DRC结果窗口**

在“Calibre”当中, 于“Run DRC”运行完毕之后, 结果窗口会将每条错误都列举出来，双击其中任意一条, 版图视图会自动放大至报错的位置, 并且会高亮显示违规的图形。

**方案二 用Assura交互式导航**

要是你所运用的是Assura, 于“Assura”至“DRC”当中勾选那个“Interactive”模式, 在跑完之后点击“Highlight”按钮, 每一条错误的旁边便会有箭头朝着具体坐标的方向指去。

此两个方案的选取道理是这样的: 要是DRC给出的结果数量小于50条, 那么就要采用方案一, 它具备简单直接的特点；要是报错的数量是超过100条的情况, 那就一定得采用方案二, 这是由于在方案一下进行双击操作的时候, 会频繁出现弹窗进而导致卡死的现象。然而方案二则是支持批量的高亮以及筛选功能的。

**第4步 常见报错“Minimum spacing violation”完整解决流程**

错的原来文本是, 引号标明的, “ERROR”, 冒号表示的“M1宽度小于0.18微米”, 括号中的“测量值为0.15微米”。

究其缘由在于金属线宽违背了工艺规则 , 存在违反工艺约束情况。解决的流程是 , 首先得依照快捷键“K”将标尺开启 , 针对报错所处位置对实际线宽予以测量 ；接着把该金属线进行选中 , 运用“Q”将属性面板得以打开 , 于“Width”字段处填进0.18而后敲击回车键 ；要是旁边存在另外一条线且其间距同样狭窄 , 那就同时把两条线选中 , 点击“Edit” , 再找“Stretch” , 之后点“Other” , 再输入间距数值0.18。全部修改完毕之后再度去执行DRC验证。

存在这样的情况, 好多人仅仅去更改Width, 而不去改动间距, 最终间距存在着报错的状况还依然留存着, 必须要将这两步同时进行更改才行, 不然的话第二次DRC还会报出新的错误, 白白浪费半小时。

这套方法主要是针对模拟电路、混合信号IC设计适用的, 对于纯数字后端流程来讲是不适用的。要是你的项目恰巧是数字标准单元库自动布局布线的情况, Cadence Innovus、Genus工具链的功能配置是全然不一样的, 这种情形下建议采用ICC2、Innovus二者其中的DRC+模式直接去绕线路径从而进行规避。

**Tags:** Cadence, DRC, IC设计, Virtuoso, 仿真配置

**Categories:** 技术分享, 技术文档

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