### [Cadence SPB 17.4常用操作汇总：从建库到出Gerber全流程](https://www.zxzic.com/article/11009.html)

**Published:** 2026-10-30T11:00:00

**Author:** 智行者IC社区

**Excerpt:** Cadence SPB 17.4常用操作一篇汇总：建库、画原理图、导网表、布线、出Gerber。收藏这篇就够了…

Cadence SPB设计PCB，从建库到出Gerber，完整流程一篇汇总。新手收藏这篇就够了。

**第一步：建库**

– 原理图库：Capture里File→New→Library，建.olb文件

– 封装库：Padstack Editor做.pad焊盘，Allegro里画.dra封装，自动生成.psm

– 库路径：Allegro Setup→User Preferences设padpath和psmpath

![Cadence SPB设计PCB全流程](https://cdn.zxzic.com/public/uploads/gallery/original/2026/10/12/202610121791806603_processed.webp)

**第二步：画原理图**

– OrCAD里Place Part放器件

– Wire连线，加网络名

– 每个器件指定PCB Footprint封装

**第三步：导网表**

– Tools→Create Netlist，选PCB标签Standard

– Allegro里File→Import→Logic导入

**第四步：布局布线**

– Layout→Place器件摆位

– Add→Connect布线

– 换层自动放过孔

![Allegro布局布线操作界面](https://cdn.zxzic.com/public/uploads/gallery/original/2026/10/08/202610081791495000_processed.webp)

**第五步：检查输出**

– Manufacture→DRC Audit跑DRC

– Manufacture→Artwork出Gerber

– Manufacture→NC Drill出钻孔文件

### 踩坑记录

第一个坑：顺序搞反了。先布完线再设约束，结果线全要重布。应该先设Constraint，再布线。

第二个坑：出Gerber前不跑DRC。布完线直接出Gerber，板厂做回来发现短路。每次出Gerber前必须DRC清零。

第三个坑：库路径没设好。做到一半报找不到封装，回去改路径。第一步就把环境配好，不然后面全是坑。

**Tags:** Allegro, Cadence, EDA工具, OrCAD, PCB设计, 操作汇总

**Categories:** Allegro使用

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