### [数模混合仿真：Verilog生成的波形怎么导进ADE用](https://www.zxzic.com/article/10189.html)

**Published:** 2026-10-06T08:00:46

**Author:** 智行者IC社区

**Excerpt:** Verilog testbench导出vcd，ADE L里Stimulus→From File导入，自动转成模…

数字部分用Verilog写的，要给模拟前端当激励，不能每次都在原理图里手画。直接把Verilog仿真出的vcd波形导进ADE。

![数模混合仿真封面](https://cdn.zxzic.com/public/uploads/gallery/original/2026/09/28/202609281790557394_processed.webp)

先用Verilog testbench跑仿真，导出input.vcd文件，里面是数字输入的跳变时刻。

![vcd文件](https://cdn.zxzic.com/public/uploads/gallery/original/2026/09/28/202609281790557309_processed.webp)

ADE L里Launch→Stimulus→From File，选这个vcd文件，指定接到哪个端口。软件自动把数字电平转成0/1.8V模拟电压。

![attach waveform](https://cdn.zxzic.com/public/uploads/gallery/original/2026/09/28/202609281790557315_processed.webp)

这样数字部分改了，重新跑Verilog出vcd，模拟这边直接刷新，不用重画激励。

踩坑：vcd里时间单位要和ADE一致，不然波形错位。电平高低要在stimulus里指定VOH/VOL。

**Tags:** Allegro, Cadence, EDA工具, PCB设计, Verilog, Virtuoso

**Categories:** Allegro使用

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